公开(公告)号：US08310853B2

公开(公告)日：2012-11-13

申请号：US12987539

申请日：2011-01-10

申请人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

发明人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

IPC分类号： G11C5/02

CPC分类号： G11C7/18 ,  G11C5/025 ,  G11C7/065 ,  G11C2207/002

摘要： A layout structure of bit line sense amplifiers for use in a semiconductor memory device includes first and second bit line sense amplifiers arranged to share and be electrically controlled by a first column selection line signal, and each including a plurality of transistors. In this layout structure, each of the plurality of transistors forming the first bit line sense amplifier is arranged so as not to share an active region with any transistors forming the second bit line sense amplifier.

摘要翻译： 用于半导体存储器件的位线读出放大器的布局结构包括布置成由第一列选择线信号共享和电控制的第一和第二位线读出放大器，并且每个包括多个晶体管。 在该布局结构中，形成第一位线读出放大器的多个晶体管中的每一个被布置成不与形成第二位线读出放大器的任何晶体管共享有源区。

公开(公告)号：US20110103166A1

公开(公告)日：2011-05-05

申请号：US12987539

申请日：2011-01-10

申请人： YOUNG-SUN MIN ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

发明人： YOUNG-SUN MIN ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

IPC分类号： G11C7/06 ,  H03F3/68 ,  H03F3/16 ,  G06F17/50

CPC分类号： G11C7/18 ,  G11C5/025 ,  G11C7/065 ,  G11C2207/002

摘要： A layout structure of bit line sense amplifiers for use in a semiconductor memory device includes first and second bit line sense amplifiers arranged to share and be electrically controlled by a first column selection line signal, and each including a plurality of transistors. In this layout structure, each of the plurality of transistors forming the first bit line sense amplifier is arranged so as not to share an active region with any transistors forming the second bit line sense amplifier.

摘要翻译： 用于半导体存储器件的位线读出放大器的布局结构包括布置成由第一列选择线信号共享和电控制的第一和第二位线读出放大器，并且每个包括多个晶体管。 在该布局结构中，形成第一位线读出放大器的多个晶体管中的每一个被布置成不与形成第二位线读出放大器的任何晶体管共享有源区。

公开(公告)号：US07869239B2

公开(公告)日：2011-01-11

申请号：US12078724

申请日：2008-04-03

申请人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

发明人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

IPC分类号： G11C5/02

CPC分类号： G11C7/18 ,  G11C5/025 ,  G11C7/065 ,  G11C2207/002

摘要： A layout structure of bit line sense amplifiers for use in a semiconductor memory device includes first and second bit line sense amplifiers arranged to share and be electrically controlled by a first column selection line signal, and each including a plurality of transistors. In this layout structure, each of the plurality of transistors forming the first bit line sense amplifier is arranged so as not to share an active region with any transistors forming the second bit line sense amplifier.

摘要翻译： 用于半导体存储器件的位线读出放大器的布局结构包括布置成由第一列选择线信号共享和电控制的第一和第二位线读出放大器，并且每个包括多个晶体管。 在该布局结构中，形成第一位线读出放大器的多个晶体管中的每一个被布置成不与形成第二位线读出放大器的任何晶体管共享有源区。

公开(公告)号：US20080259668A1

公开(公告)日：2008-10-23

申请号：US12078724

申请日：2008-04-03

申请人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

发明人： Young-Sun Min ,  Kyu-Chan Lee ,  Chul-Woo Yi ,  Jong-Hyun Choi

IPC分类号： G11C5/02 ,  G11C7/06

CPC分类号： G11C7/18 ,  G11C5/025 ,  G11C7/065 ,  G11C2207/002

摘要： A layout structure of bit line sense amplifiers for use in a semiconductor memory device includes first and second bit line sense amplifiers arranged to share and be electrically controlled by a first column selection line signal, and each including a plurality of transistors. In this layout structure, each of the plurality of transistors forming the first bit line sense amplifier is arranged so as not to share an active region with any transistors forming the second bit line sense amplifier.

摘要翻译： 用于半导体存储器件的位线读出放大器的布局结构包括布置成由第一列选择线信号共享和电控制的第一和第二位线读出放大器，并且每个包括多个晶体管。 在该布局结构中，形成第一位线读出放大器的多个晶体管中的每一个被布置成不与形成第二位线读出放大器的任何晶体管共享有源区。

公开(公告)号：US07768853B2

公开(公告)日：2010-08-03

申请号：US12079995

申请日：2008-03-31

申请人： Hyo-Joo Ahn ,  Kyu-Chan Lee ,  Chul-Woo Yi

发明人： Hyo-Joo Ahn ,  Kyu-Chan Lee ,  Chul-Woo Yi

IPC分类号： G11C7/00

CPC分类号： G11C5/025 ,  G11C7/065 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/002 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/10885 ,  H01L27/11898

摘要： A semiconductor memory device includes: a substrate with first and second memory-cell array regions disposed on first and second substrate sides and first and second sense-circuit regions disposed on the first and second substrate sides between the first and second memory-cell array regions; first and second bitlines coupled to a plurality of memory cells in the first memory-cell array region; first and second complementary bitlines coupled to a plurality of memory cells in the second memory-cell array region; first and second column-selection transistors formed in the first sense-circuit region, and selectively couple the first bitline and the first complementary bitline to a first input/output (I/O) line and a first complementary I/O line; and third and fourth column-selection transistors formed in the second sense-circuit region, and selectively couple the second bitline and the second complementary bitline to a second I/O line and a second complementary I/O line.

摘要翻译： 半导体存储器件包括：具有设置在第一和第二衬底侧上的第一和第二存储单元阵列区域的衬底以及设置在第一和第二衬底侧的第一和第二存储单元阵列区域之间的第一和第二感测电路区域 ; 第一和第二位线耦合到第一存储单元阵列区域中的多个存储单元; 第一和第二互补位线耦合到第二存储单元阵列区域中的多个存储单元; 形成在第一感测电路区域中的第一和第二列选择晶体管，并且将第一位线和第一互补位线选择性地耦合到第一输入/输出（I / O）线和第一互补I / O线; 以及形成在第二感测电路区域中的第三和第四列选择晶体管，并且选择性地将第二位线和第二互补位线耦合到第二I / O线和第二互补I / O线。

公开(公告)号：US20080298111A1

公开(公告)日：2008-12-04

申请号：US12079995

申请日：2008-03-31

申请人： Hyo-Joo Ahn ,  Kyu-Chan Lee ,  Chul-Woo Yi

发明人： Hyo-Joo Ahn ,  Kyu-Chan Lee ,  Chul-Woo Yi

IPC分类号： G11C5/02 ,  G11C7/00

CPC分类号： G11C5/025 ,  G11C7/065 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/002 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/10885 ,  H01L27/11898

摘要： A semiconductor memory device includes: a substrate with first and second memory-cell array regions disposed on first and second substrate sides and first and second sense-circuit regions disposed on the first and second substrate sides between the first and second memory-cell array regions; first and second bitlines coupled to a plurality of memory cells in the first memory-cell array region; first and second complementary bitlines coupled to a plurality of memory cells in the second memory-cell array region; first and second column-selection transistors formed in the first sense-circuit region, and selectively couple the first bitline and the first complementary bitline to a first input/output (I/O) line and a first complementary I/O line; and third and fourth column-selection transistors formed in the second sense-circuit region, and selectively couple the second bitline and the second complementary bitline to a second I/O line and a second complementary I/O line.

摘要翻译： 半导体存储器件包括：具有设置在第一和第二衬底侧上的第一和第二存储单元阵列区域的衬底以及设置在第一和第二衬底侧的第一和第二存储单元阵列区域之间的第一和第二感测电路区域 ; 第一和第二位线耦合到第一存储单元阵列区域中的多个存储单元; 第一和第二互补位线耦合到第二存储单元阵列区域中的多个存储单元; 形成在第一感测电路区域中的第一和第二列选择晶体管，并且将第一位线和第一互补位线选择性地耦合到第一输入/输出（I / O）线和第一互补I / O线; 以及形成在第二感测电路区域中的第三和第四列选择晶体管，并且选择性地将第二位线和第二互补位线耦合到第二I / O线和第二互补I / O线。

公开(公告)号：US20070171742A1

公开(公告)日：2007-07-26

申请号：US11625606

申请日：2007-01-22

申请人： Chul-Woo Yi

发明人： Chul-Woo Yi

IPC分类号： G11C29/00 ,  G11C7/10 ,  G11C7/00 ,  G11C8/00

CPC分类号： G11C29/24 ,  G11C5/063 ,  G11C7/14 ,  G11C7/18 ,  G11C11/401 ,  G11C11/4097 ,  G11C11/4099 ,  G11C2029/1204

摘要： A memory core having an open bit line structure and a semiconductor memory device having the memory core includes an edge sub-array and a dummy bit line control circuit. The edge sub-array has a plurality of word lines, a plurality of bit lines and a plurality of dummy bit lines. The dummy bit line control circuit amplifies and latches voltage signals of the dummy bit lines in a test sensing mode. Accordingly, the semiconductor memory device having the memory core may test defects of the edge sub-array included in the memory core.

摘要翻译： 具有开放位线结构的存储器芯和具有存储器芯的半导体存储器件包括边缘子阵列和虚拟位线控制电路。 边缘子阵列具有多个字线，多个位线和多个虚拟位线。 虚拟位线控制电路在测试感测模式下放大并锁存虚拟位线的电压信号。 因此，具有存储器核心的半导体存储器件可以测试存储器芯中包括的边缘子阵列的缺陷。

公开(公告)号：US07447088B2

公开(公告)日：2008-11-04

申请号：US11625606

申请日：2007-01-22

申请人： Chul-Woo Yi

发明人： Chul-Woo Yi

IPC分类号： G11C7/00

CPC分类号： G11C29/24 ,  G11C5/063 ,  G11C7/14 ,  G11C7/18 ,  G11C11/401 ,  G11C11/4097 ,  G11C11/4099 ,  G11C2029/1204

摘要： A memory core having an open bit line structure and a semiconductor memory device having the memory core includes an edge sub-array and a dummy bit line control circuit. The edge sub-array has a plurality of word lines, a plurality of bit lines and a plurality of dummy bit lines. The dummy bit line control circuit amplifies and latches voltage signals of the dummy bit lines in a test sensing mode. Accordingly, the semiconductor memory device having the memory core may test defects of the edge sub-array included in the memory core.

摘要翻译： 具有开放位线结构的存储器芯和具有存储器芯的半导体存储器件包括边缘子阵列和虚拟位线控制电路。 边缘子阵列具有多个字线，多个位线和多个虚拟位线。 虚拟位线控制电路在测试感测模式下放大并锁存虚拟位线的电压信号。 因此，具有存储器核心的半导体存储器件可以测试存储器芯中包括的边缘子阵列的缺陷。