公开(公告)号：WO2010097859A1

公开(公告)日：2010-09-02

申请号：PCT/JP2009/005404

申请日：2009-10-16

Applicant: パナソニック株式会社 ,  田中健一郎 ,  上田哲三 ,  松尾尚慶 ,  引田正洋

Inventor： 田中健一郎 ,  上田哲三 ,  松尾尚慶 ,  引田正洋

IPC: H01L21/338 ,  H01L21/52 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L23/053 ,  H01L23/562 ,  H01L29/2003 ,  H01L29/225 ,  H01L29/452 ,  H01L29/475 ,  H01L2224/72 ,  H01L2924/01079 ,  H01L2924/12032 ,  H01L2924/00

Abstract: 　トランジスタ実装体の製造方法は、トランジスタ１００を形成する工程（ａ）と、形成基板１０１を研磨する工程（ｂ）と、形成基板１０１を研磨したトランジスタ１００を保持基板２００に固定する工程（ｃ）とを備えている。工程（ａ）は、形成基板１０１の主面上に第１の半導体層及び該第１の半導体層よりもバンドギャップが大きい第２の半導体層を順次形成する。工程（ｂ）は、形成基板１０１における主面と反対側の面を研磨する。工程（ｃ）は、形成基板１０１の反りが小さくなる方向の応力を形成基板１０１に印加した状態でトランジスタ１００を保持基板２００の上に固定する。

Abstract translation: 一种制造安装晶体管的方法，包括：形成晶体管的步骤（a）; 抛光所形成的基板（101）的步骤（b）; 以及将形成的基板（101）被抛光的晶体管（100）固定到保持基板（200）上的步骤（c）。 步骤（a）包括在所形成的基板（101）的主表面上顺序地形成具有大于第一半导体层的带隙的第一半导体层和第二半导体层。 步骤（b）包括抛光与形成的基板（101）的主表面相对的表面。 步骤（c）包括在使形成的基板（101）的翘曲变小的方向上对形成的基板（101）施加应力的状态下将晶体管（100）固定在保持基板（200）上。

公开(公告)号：WO2010058561A1

公开(公告)日：2010-05-27

申请号：PCT/JP2009/006176

申请日：2009-11-18

Applicant: パナソニック株式会社 ,  田中健一郎 ,  上田哲三 ,  松尾尚慶 ,  引田正洋

Inventor： 田中健一郎 ,  上田哲三 ,  松尾尚慶 ,  引田正洋

IPC: H01L21/338 ,  H01L21/20 ,  H01L21/205 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L21/0237 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/0262 ,  H01L29/1075 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/475

Abstract: 　本発明は、電流コラプスを抑制することができる電界効果トランジスタを提供することを目的とするものであって、電界効果トランジスタとしてのＨＥＭＴ（１００）は、第１の窒化物半導体からなる第１の窒化物半導体層（１０３）と、第１の窒化物半導体層（１０３）の上に形成されて、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２の窒化物半導体層（１０４）とを備え、第１の窒化物半導体層（１０３）は、貫通転位密度が積層方向に増大する領域を有している。

Abstract translation: 可以抑制电流塌陷的场效应晶体管。 作为场效应晶体管的HEMT（100）包括：由第一氮化物半导体构成的第一氮化物半导体层（103） 以及形成在第一氮化物半导体层（103）上并由具有比第一氮化物半导体更大的带隙的第二氮化物半导体构成的第二氮化物半导体层（104）。 第一氮化物半导体层（103）具有沿层叠方向穿透位错密度增加的区域。

公开(公告)号：WO2009116223A1

公开(公告)日：2009-09-24

申请号：PCT/JP2009/000258

申请日：2009-01-23

Applicant: パナソニック株式会社 ,  梅田英和 ,  引田正洋 ,  上田哲三 ,  田中毅 ,  上田大助

Inventor： 梅田英和 ,  引田正洋 ,  上田哲三 ,  田中毅 ,  上田大助

IPC: H01L21/338 ,  H01L21/337 ,  H01L29/778 ,  H01L29/78 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/432 ,  H01L29/66462

Abstract: 　半導体装置は、基板（１０１）の上に形成されたアンドープＧａＮ層（１０３）と、アンドープＧａＮ層（１０３）の上に形成され、バンドギャップエネルギーがアンドープＧａＮ層（１０３）よりも大きいアンドープＡｌＧａＮ層（１０４）と、アンドープＡｌＧａＮ層（１０４）の上に形成されたｐ型ＡｌＧａＮ層（１０５）及び高濃度ｐ型ＧａＮ層（１０６）と、高濃度ｐ型ＧａＮ層（１０６）の上に形成されたｎ型ＡｌＧａＮ層（１０７）とを有している。高濃度ｐ型ＧａＮ層（１０６）におけるｎ型ＡｌＧａＮ層（１０７）に形成された開口部（１０７ａ）からの露出領域の上には、高濃度ｐ型ＧａＮ層（１０６）とオーミック接触するゲート電極（１１２）が形成されている。

Abstract translation: 半导体器件设置有形成在衬底（101）上的未掺杂的GaN层（103）; 未掺杂的AlGaN层（104），其形成在未掺杂的GaN层（103）上并且具有比未掺杂的GaN层（103）的带隙能量更大的带隙能量。 形成在未掺杂的AlGaN层（104）上的p型AlGaN层（105）和高浓度p型GaN层（106）。 和形成在高浓度p型GaN层（106）上的n型AlGaN层（107）。 在形成在高浓度p型GaN层（106）上的n型AlGaN层（107）上的开口部（107a）露出的区域上，与高浓度p型GaN层（106）形成欧姆接触的栅电极（112） 形成浓度p型GaN层（106）。

公开(公告)号：WO2010064383A1

公开(公告)日：2010-06-10

申请号：PCT/JP2009/006372

申请日：2009-11-26

Applicant: パナソニック株式会社 ,  引田正洋 ,  石田秀俊 ,  上田哲三

Inventor： 引田正洋 ,  石田秀俊 ,  上田哲三

IPC: H01L21/338 ,  H01L21/337 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41766 ,  H01L29/66462 ,  H01L29/808

Abstract: 　本発明は、閾値電圧の向上と低オン抵抗化とが両立可能なＦＥＴ及びその製造方法を提供することを目的とするものであって、本発明のＦＥＴは、アンドープＧａＮ層（１０３）と、アンドープＧａＮ層（１０３）の上に形成され、アンドープＧａＮ層（１０３）よりもバンドギャップエネルギーが大きいアンドープＡｌＧａＮ層（１０４）と、アンドープＡｌＧａＮ層（１０４）の上に形成されたアンドープＧａＮ層（１０５）と、アンドープＧａＮ層（１０５）の上に形成され、アンドープＧａＮ層（１０５）よりもバンドギャップエネルギーが大きいアンドープＡｌＧａＮ層（１０６）と、アンドープＡｌＧａＮ層（１０６）の凹部内に形成されたｐ型ＧａＮ層（１０７）と、ｐ型ＧａＮ層（１０７）の上に形成されたゲート電極（１１０）と、ゲート電極（１１０）の両側方の領域に形成されたソース電極（１０８）及びドレイン電極（１０９）とを備え、アンドープＧａＮ層（１０３）及びアンドープＡｌＧａＮ層（１０４）のヘテロ接合界面には、チャネルが形成される。

Abstract translation: 公开了一种场效应晶体管（FET），其可以在阈值电压的改善和导通电阻的降低之间具有良好的平衡。 还公开了一种用于制造FET的方法。 所述FET包括：未掺杂的GaN层（103）; 未掺杂的AlGaN层（104），其形成在未掺杂的GaN层（103）上并且具有比未掺杂的GaN层（103）更大的带隙能量; 未掺杂的GaN层（105），其形成在未掺杂的AlGaN层（104）上; 未掺杂的AlGaN层（106），其形成在未掺杂的GaN层（105）上并且具有比未掺杂的GaN层（105）更大的带隙能量; 形成在未掺杂的AlGaN层（106）的凹部内的p型GaN层（107）; 形成在p型GaN层（107）上的栅电极（110）; 以及形成在栅电极（110）的两侧的各个区域中的源电极（108）和漏电极（109）。 在FET中，在未掺杂的GaN层（103）和未掺杂的AlGaN层（104）之间的异质结界面处形成沟道。

公开(公告)号：WO2010001607A1

公开(公告)日：2010-01-07

申请号：PCT/JP2009/003063

申请日：2009-07-02

Applicant: パナソニック株式会社 ,  石田秀俊 ,  上本康裕 ,  引田正洋

Inventor： 石田秀俊 ,  上本康裕 ,  引田正洋

IPC: H01L21/338 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7787 ,  H01L29/0611 ,  H01L29/0661 ,  H01L29/1029 ,  H01L29/2003

Abstract: 　耐圧の高いシリコン基板上ＧａＮ系トランジスタを提供する。窒化物半導体装置（１０）であって、シリコン基板（１０１）と、シリコン基板（１０１）上に積層された膜厚１００ｎｍ以上のＳｉＯ 2 層（１０２）と、ＳｉＯ 2 層（１０２）の上に積層されたシリコン層（１０３）と、シリコン層（１０３）の上に積層されたバッファ層（１０４）と、バッファ層（１０４）の上に積層されたＧａＮ層（１０５）と、ＧａＮ層（１０５）の上に積層されたＡｌＧａＮ層（１０６）と、ＡｌＧａＮ層（１０６）の上に形成されたソース電極（１０７）、ドレイン電極（１０８）及びゲート電極（１０９）とを備え、シリコン層（１０３）、バッファ層（１０４）、ＧａＮ層（１０５）及びＡｌＧａＮ層（１０６）の端部側壁は、高抵抗化領域（１１０）と接している。

Abstract translation: 在硅衬底上提供高耐压GaN基晶体管。 氮化物半导体器件（10）设置有硅衬底（101），层叠在硅衬底（101）上的厚度为100nm以上的SiO 2层（102），层叠在SiO 2层上的硅层（103） （102），叠层在所述硅层（103）上的缓冲层（104），层叠在所述缓冲层（104）上的GaN层（105），层叠在所述GaN层（105）上的AlGaN层 源电极（107），漏电极（108）和形成在AlGaN层（106）上的栅电极（109）。 硅层（103），缓冲层（104），GaN层（105）和AlGaN层（106）的端壁接触较高电阻区域（110）。

公开(公告)号：WO2011027490A1

公开(公告)日：2011-03-10

申请号：PCT/JP2010/002981

申请日：2010-04-26

Applicant: パナソニック株式会社 ,  柴田大輔 ,  引田正洋 ,  石田秀俊 ,  上田哲三

Inventor： 柴田大輔 ,  引田正洋 ,  石田秀俊 ,  上田哲三

IPC: H01L29/47 ,  H01L21/28 ,  H01L21/338 ,  H01L29/778 ,  H01L29/812 ,  H01L29/861 ,  H01L29/872

CPC classification number: H01L29/7786 ,  H01L29/0619 ,  H01L29/0657 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/42316 ,  H01L29/7787 ,  H01L29/872

Abstract: 　窒化物半導体装置は、基板１０１の上に形成された半導体層積層体１０２と、半導体層積層体１０２の上に互いに間隔をおいて形成された第１のオーミック電極１３１及びショットキー電極１３２と、半導体層積層体１０２の上を覆うパッシベーション膜１４１とを備えている。半導体層積層体１０２は、基板１０１の上に順次形成された第１の窒化物半導体層１２２、第２の窒化物半導体層１２３及びｐ型の第３の窒化物半導体層１２４を含む半導体層積層体１０２と有している。第３の窒化物半導体層１４１は、ｐ型の不純物を含み第１のオーミック電極１３１とショットキー電極１３２との間に形成され且つショットキー電極１３２と接するように選択的に形成されている。

Abstract translation: 公开了一种氮化物半导体器件，包括：形成在衬底（101）上的半导体层层压体（102）; 在半导体层叠体（102）上彼此分开形成的第一欧姆电极（131）和肖特基电极（132）; 以及覆盖在半导体层叠层（102）上的钝化膜（141）。 半导体层叠体（102）包括依次形成在基板（101）上的第一氮化物半导体层（122），第二氮化物半导体层（123）和第三p型氮化物半导体层（124）。 第三氮化物半导体层（141）包含p型杂质，并且选择性地形成在第一欧姆电极（131）和肖特基电极（132）之间，以与肖特基电极（132）接触。

公开(公告)号：WO2010109566A1

公开(公告)日：2010-09-30

申请号：PCT/JP2009/006873

申请日：2009-12-15

Applicant: パナソニック株式会社 ,  引田正洋 ,  田中健一郎 ,  上田哲三

Inventor： 引田正洋 ,  田中健一郎 ,  上田哲三

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/66462 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/7787

Abstract: 　半導体装置の製造方法は、まず、基板１０１の上に第１の窒化物半導体層１０３、第２の窒化物半導体層１０４及びｐ型の第３の半導体層１０５を順次エピタキシャル成長する。これよりも後に、第３の半導体層１０５を選択的に除去する。これよりも後に、第２の窒化物半導体層１０４の上に、第４の窒化物半導体層１０６をエピタキシャル成長する。これよりも後に、第３の半導体層１０５の上にゲート電極を形成する。

Abstract translation: 公开了一种半导体器件的制造方法，其中首先在衬底（101）上依次形成第一氮化物半导体层（103），第二氮化物半导体层（104）和p型第三半导体层（105） 通过外延生长。 接下来，选择性地去除第三半导体层（105），然后通过外延生长在第二氮化物半导体层（104）上形成第四氮化物半导体层（106）。 之后，在第三半导体层（105）上形成栅电极。

公开(公告)号：WO2010084727A1

公开(公告)日：2010-07-29

申请号：PCT/JP2010/000232

申请日：2010-01-18

Applicant: パナソニック株式会社 ,  梅田英和 ,  引田正洋 ,  上田哲三

Inventor： 梅田英和 ,  引田正洋 ,  上田哲三

IPC: H01L21/338 ,  H01L21/337 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/7783 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

Abstract: 　電界効果トランジスタは、基板の上に形成された第１の半導体層（１０３、１０４）と、第２の半導体層（１０５）とを備え、第１の半導体層は、非導電型不純物を含む素子分離領域として設けられた含有領域と、該非導電型不純物を含まない非含有領域とを有し、前記第１の半導体層は含有領域と前記非含有領域の界面のうち前記ゲート電極下方の界面部分を含む当該界面部分近傍の領域であって、当該界面部分よりも前記含有領域側の領域であり、前記第２の半導体層は、第１の領域の直上に位置する第２の領域を含み、第２の領域の前記非導電型不純物の濃度は前記第１の領域の前記非導電型不純物の濃度よりも低い。

Abstract translation: 公开了一种场效应晶体管，其包括形成在衬底上的第一半导体层（103,104）和第二半导体衬底（105）。 第一半导体层具有作为包含非导电杂质的隔离区域和不含非导电杂质的无杂质区域的含杂质区域。 所述第一半导体层具有第一区域，所述第一区域是位于所述界面部分附近的区域，所述界面部分包括所述杂质含有区域与所述栅电极下方的所述杂质区域之间的界面的一部分，所述 第一区域从界面部分位于含杂质区域侧。 第二半导体层具有位于第一区域正上方的第二区域，并且第二区域中的非导电杂质的浓度低于第一区域中的非导电杂质的浓度。