公开(公告)号：WO2004086488A1

公开(公告)日：2004-10-07

申请号：PCT/JP2004/004167

申请日：2004-03-25

Applicant: コマツ電子金属株式会社 ,  自見 博志 ,  那須 悠一 ,  増田 剛

Inventor： 自見 博志 ,  那須 悠一 ,  増田 剛

IPC: H01L21/322

CPC classification number: H01L21/322

Abstract: Ｐ − のシリコン基板の表面側に複数のエピタキシャル層を積層し、裏面側には何ら積層しない。複数のエピタキシャル層のうちシリコン基板と接するエピタキシャル層をＰ ＋ の第１エピタキシャル層にする。このようにエピタキシャル層にＰ ＋ 層を近接することによって、低温の素子製造プロセスにおいてもゲッタリングを効率的に行うことができ、エピタキシャルウェーハの製造歩留まりを向上させることができる。したがってエピタキシャルウェーハの製造コストが低減する。

Abstract translation: 在p硅衬底的正面上生长多个外延层，而在另一侧上不生长层。 在多个外延层中，与硅衬底接触的是第一p +外延层。 由于外延层与p +层接触，所以也可以在低温器件制造工艺中有效地进行吸杂，从而提高外延晶片的制造成品率。 因此，外延晶片的制造成本降低。