发明授权
- 专利标题： PLL时钟信号生成电路
- 专利标题（英）： PLL clock signal generation circuit
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申请号： CN200410092393.X申请日： 2004-11-10
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公开(公告)号： CN100409573C公开(公告)日： 2008-08-06
- 发明人: 坂本恭彦 , 中尾佳宽
- 申请人： 夏普株式会社
- 申请人地址： 日本大阪市
- 专利权人： 夏普株式会社
- 当前专利权人： III,控股10有限责任公司
- 当前专利权人地址： 日本大阪市
- 代理机构： 中国专利代理(香港)有限公司
- 代理商 刘宗杰; 叶恺东
- 优先权： 380153/03 2003.11.10 JP
- 主分类号： H03L7/10
- IPC分类号： H03L7/10 ; H03L7/18 ; H03L7/08
摘要：
本发明是一种PLL时钟信号生成电路，包括：相位比较器(101)、电荷泵电路(102)、滤波器电路(103)、压控振荡器(104)以及分频器(105、106)，其中，还具有对滤波器电路(103)的输出即参考电压的状态进行检测并根据检测的参考电压的状态来控制分频器的倍率的变更的倍率控制电路(107)，倍率控制电路(107)通过检测参考电压的状态，检测到PLL时钟信号生成电路偏离可锁定区域的情况下，输出对倍率进行变更的控制信号(LPFOUT)，以使其不偏离可锁定区域。
公开/授权文献
- CN1617452A PLL时钟信号生成电路 公开/授权日：2005-05-18