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公开(公告)号：CN118713663A
公开(公告)日：2024-09-27
申请号：CN202410939286.3
申请日：2024-07-12
申请人： 深圳数马电子技术有限公司
摘要： 本发明提供一种快速锁定的全数字锁相环，先通过数字控制模块修正频率控制字以使目标时钟信号的频率与参考时钟信号的频率逼近，然后利用滤波控制模块按照调整步长对目标频率控制字进行调整，进而基于相位差信号，一方面对目标频率控制字进行修正，另一方面对调整步长进行调整，如此先通过频率粗调整，再通过频率和相位同时调整的分步调整的方式可避免输出信号的大幅度振荡，由此提高了环路收敛速度，缩短了环路锁定时间，后续同时采用频率调整和步长可调的相位调整，既能保证目标时钟信号的频率相对参考时钟信号的频率不会偏离太多，又能保证频率步长的可调，进一步避免了频率大幅度振荡，且缩短了环路整体锁定时间。
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公开(公告)号：CN118449516A
公开(公告)日：2024-08-06
申请号：CN202410853856.7
申请日：2024-06-28
申请人： 成都云豹创芯智能科技有限公司 , 深圳云豹智能有限公司
摘要： 本申请涉及一种时钟相位同步电路和芯片。所述电路包括：时钟源模块，用于输出初始时钟信号、初始分频器使能信号和初始时钟相位信息；打拍模块，用于对初始分频器使能信号进行打拍，并根据对初始分频器使能信号的打拍次数对初始时钟相位信息进行累加，生成打拍后的分频器使能信号以及累加后的时钟相位信息；一部分分频器，用于根据打拍后的分频器使能信号和累加后的时钟相位信息，对初始时钟信号进行分频生成分频时钟信号；另一部分分频器，用于根据初始分频器使能信号和初始时钟相位信息对初始时钟信号进行分频生成分频时钟信号；其中，至少两个分频器产生的分频时钟信号相位相同。本申请中多个分频器生成的分频时钟信号的相位相同。
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公开(公告)号：CN118282393A
公开(公告)日：2024-07-02
申请号：CN202410466009.5
申请日：2024-04-17
申请人： 清华大学
摘要： 本申请提供一种锁相环、电子设备、锁相控制方法及装置。锁相环包括：振荡器、数字锁相环路及模拟锁相环路。数字锁相环路包括数字鉴相器及数字环路滤波器，数字鉴相器的第一输入端用于连接参考时钟源，参考时钟源用于提供参考时钟，数字鉴相器的第二输入端连接振荡器的输出端，数字环路滤波器的输入端连接数字鉴相器的输出端，数字环路滤波器的输出端连接振荡器的输入端。模拟锁相环路包括模拟鉴相器及模拟环路滤波器，模拟鉴相器的第一输入端连接参考时钟源，模拟鉴相器的第二输入端连接振荡器的输出端，模拟环路滤波器的输入端连接模拟鉴相器的输出端，模拟环路滤波器的输出端连接振荡器的输入端。本申请可以快速锁定同时具备低相位噪声。
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公开(公告)号：CN118157664A
公开(公告)日：2024-06-07
申请号：CN202410191865.4
申请日：2023-06-29
申请人： 艾尔默斯半导体欧洲股份公司
摘要： 本发明涉及用于产生高频时钟303的设备，其包括控制器311、第一FLL或PLL调控环323、固定频率基准时钟振荡器1101、输入信号308、分频器比率计算器1110和测量设备509。第一FLL或PLL调控环323具有第一分频器520。固定频率基准时钟振荡器1101产生基准时钟306。测量设备509测量输入信号308中偶尔出现的基准信号并确定相关的有效测量值517。分频器520将高频时钟303以分频比向分频为分频高频时钟521的频率并以第二分频比向分频为辅助时钟1112。分频器比率计算器1110确定辅助时钟1112的测量值并将有效测量值517与辅助时钟1112的测量值比较，并由此确定反映测量值517与辅助时钟1112的测量值之间的比率和/或差值的比率值。分频器比率计算器1110根据该偏差改变第一分频器520的目标分频比1111。
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公开(公告)号：CN118034641A
公开(公告)日：2024-05-14
申请号：CN202410096514.5
申请日：2024-01-23
申请人： 北京邮电大学
摘要： 本申请提供一种多位数相位累加器。包括：复位控制模块、级联分频器模块和同步输出模块；所述级联分频器模块包括真单相时钟分频器子模块和电流模逻辑分频器子模块；所述复位控制模块与所述级联分频器模块连接，用于产生正相置位信号和反相置位信号；所述级联分频器模块与所述复位控制模块和所述同步输出模块连接，用于根据所述正相置位信号、所述反相置位信号和时钟信号产生输出信号；其中，所述真单相时钟分频器子模块用于产生低位输出信号，所述电流模逻辑分频器子模块用于产生高位输出信号；所述同步输出模块与所述级联分频器模块连接，用于对所述输出信号进行整形。本申请的多位数相位累加器具有鲁棒性强、效率高，能够适应高频工作的特性。
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公开(公告)号：CN108736887B
公开(公告)日：2024-03-19
申请号：CN201810729602.9
申请日：2018-07-05
申请人： 宗仁科技(平潭)股份有限公司
IPC分类号： H03L7/10
摘要： 本发明涉及振荡器频率输出设计领域，主要通过复位信号处理模块输出的第一周期复位信号对对整个共用振荡器频率输出电路以及芯片进行复位，其中第一芯片输出第三频率信号作为后端的多个同步芯片的外部频率信号输入，使得芯片可以在外部频率信号源以及内部频率信号源之间连续切换，实现了多个芯片采用共用振荡器频率输出，解决了通过外部控制器发出不同编码信号时，解码电路的时钟信号与编码信号严格匹配才能达到芯片达到同步，此时需要同时输入控制信号和时钟信号，将会使得芯片内部电路变得复杂导致芯片成本增加的问题。
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公开(公告)号：CN117674838A
公开(公告)日：2024-03-08
申请号：CN202311682372.2
申请日：2023-12-08
申请人： 中国船舶集团有限公司第七二三研究所
摘要： 本发明公开了一种基于相位判决的超宽带频率源同步装置，包括依次连接的第一0°二功分器、延迟线、二分频器、第二0°二功分器、衰减器、二倍频器、放大器、合路器、检波器、比较器、单刀双掷开关。本发明通过对宽带频率源信号的二分频信号的相位进行实时相位判决的方式，能够实现二分频信号与宽带频率源信号相位同步；仅采用模拟电路就实现了实时相位判决与相位同步，电路简单，可靠性高；体积小，功耗低，成本低。
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公开(公告)号：CN115912034B
公开(公告)日：2024-02-13
申请号：CN202211336052.7
申请日：2022-10-28
申请人： 扬州海科电子科技有限公司
摘要： 本发明公开了一种幅度相位可调的高精度射频激励源，包括高频段链路单元、低频段链路单元、电源及控制单元和时钟同步器单元；其中高频段链路单元产生高频正弦波信号，低频段链路单元产生低频正弦波信号；电源单元将直流输入电压经过二次稳压变换后输出各部分所需的工作电压，提供给高、低频段链路单元和时钟同步器单元使用；控制单元用于检测输出信号功率、检测电压、检测温度、检测频率源锁定，并对数字频率合成器的频率、幅度和相位进行控制；时钟同步器单元，产生高稳定低相位噪声的参考时钟信号，经过参考时钟分配器输出两路差分参考时钟信号和一路本振信号。本发明提高了射频激励源的频率、幅度、相位的重复精度、调节精度和稳定度。
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公开(公告)号：CN117526933A
公开(公告)日：2024-02-06
申请号：CN202310948405.7
申请日：2023-07-31
申请人： 意法半导体股份有限公司
摘要： 本公开的一个或多个实施例涉及一种同步数字设备。设备包括本地振荡器、全数字锁相环、数字信号生成器、采样电路和接口。本地振荡器生成本地时钟信号。全数字锁相环生成采样控制信号。ADPLL包括相位误差检测器、数字滤波器和Σ‑Δ调制器。相位检测器基于环路时钟信号和所接收的参考信号而生成相位误差信号。数字滤波器基于相位误差信号，生成指示参考时钟信号的频率与本地时钟频率之间的频率比的信号。Σ‑Δ调制器基于指示频率比的信号而生成调制信号。采样控制信号基于调制信号。采样电路以采样频率对数字信号生成器生成的数字信号进行采样，采样频率是采样控制信号的函数。
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公开(公告)号：CN117335793A
公开(公告)日：2024-01-02
申请号：CN202310782797.4
申请日：2023-06-29
申请人： 艾尔默斯半导体欧洲股份公司
摘要： 本发明涉及用于产生高频时钟303的设备，其包括控制器311、第一FLL或PLL调控环323、固定频率基准时钟振荡器1101、输入信号308、分频器c比率计算器1110和测量设备509。第一FLL或PLL调控环323具有第一分频器520。固定频率基准时钟振荡器1101产生基准时钟306。测量设备509测量输入信号308中偶尔出现的基准信号并确定相关的有效测量值517。分频器520将高频时钟303以分频比向分频为分频高频时钟521的频率并以第二分频比向分频为辅助时钟1112。分频器比率计算器1110确定辅助时钟1112的测量值并将有效测量值517与辅助时钟1112的测量值比较，并由此确定反映测量值517与辅助时钟1112的测量值之间的比率和/或差值的比率值。分频器比率计算器1110根据该偏差改变第一分频器520的目标分频比1111。
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