发明授权
CN100468286C 具有多个处理级的集成电路及其操作方法
失效 - 权利终止
- 专利标题: 具有多个处理级的集成电路及其操作方法
- 专利标题(英): Integrated circuit with multiple processing levels and operation method thereof
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申请号: CN200480007397.1申请日: 2004-03-17
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公开(公告)号: CN100468286C公开(公告)日: 2009-03-11
- 发明人: T·M·奥斯丁 , D·T·布劳夫 , T·N·马奇 , K·弗劳特纳
- 申请人: ARM有限公司 , 密执安大学
- 申请人地址: 英国剑桥郡
- 专利权人: ARM有限公司,密执安大学
- 当前专利权人: ARM有限公司,密执安大学
- 当前专利权人地址: 英国剑桥郡
- 代理机构: 中国专利代理(香港)有限公司
- 代理商 杨凯; 王勇
- 优先权: 10/392,382 2003.03.20 US; 10/779,817 2004.02.18 US
- 国际申请: PCT/GB2004/001147 2004.03.17
- 国际公布: WO2004/084053 EN 2004.09.30
- 进入国家日期: 2005-09-19
- 主分类号: G06F1/32
- IPC分类号: G06F1/32 ; G06F9/38 ; G06F11/16
摘要:
提供一种集成电路,包括:多个处理级,所述处理级中至少一个具有可用于对至少一个处理级输入值执行处理操作以产生处理逻辑输出信号的处理逻辑;以及低功率模式控制器,可用于控制所述集成电路在所述集成电路执行所述处理操作的工作模式与所述集成电路保持信号值但不执行所述处理操作的待机模式之间转换;其中所述处理级中所述至少一个具有:不延迟锁存器,可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值;以及延迟锁存器,可用于在所述工作模式期间在延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值,所述延迟捕捉时间迟于所述不延迟捕捉时间,所述不延迟值在所述延迟捕捉时间之前作为处理级输入值传递给后续处理级,以及所述不延迟值与所述延迟值之间的差异表明所述处理操作在所述不延迟捕捉时间未完成;所述延迟锁存器可用于在所述待机模式期间在所述不延迟锁存器断电及丢失所述不延迟值时保持所述延迟值;以及所述延迟锁存器制作成具有低功耗。
公开/授权文献
- CN1761927A 集成电路内的数据保持锁存器提供 公开/授权日:2006-04-19