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公开(公告)号：CN100401262C
公开(公告)日：2008-07-09
申请号：CN200480007338.4
申请日：2004-02-26
IPC分类号： G06F11/16
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 集成电路包括多个处理级，每个处理级包括处理逻辑(2)、无延迟锁存器(4)、延迟锁存器(8)和比较器(6)。无延迟锁存器(4)在无延迟捕获时间从处理逻辑(2)捕获输出。在以后的延迟捕获时间，延迟锁存器(8)也捕获来自处理逻辑(2)的值。比较器(6)比较这些值，并且如果它们不相等，则指示无延迟值捕获得太快，并且应该由延迟值代替。紧接着无延迟值的捕获，该无延迟值被传递到随后的处理级，并相应地使用错误恢复机制来抑制随后处理级已发生的错误处理，诸如在重新启动时钟之前选通时钟，并使正确信号值可通过随后的处理逻辑传播。调节集成电路的操作参数，诸如时钟频率、工作电压、体偏压、温度等，以便以增加总体性能的方式维持有限的非零出错率。
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公开(公告)号：CN100449651C
公开(公告)日：2009-01-07
申请号：CN200480007396.7
申请日：2004-03-17
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 提供一种用于存储数据的存储器，包括：快速数据读取机构，可用于从所述存储器读取数据值，以便产生从所述存储器输出供进一步处理的快速读取结果；慢速数据读取机构，可用于从所述存储器读取所述数据值，以便产生在所述快速读取结果已被输出供进一步处理之后可用的慢速读取结果，所述慢速数据读取机构在读取所述数据值时比所述快速数据读取机构更不易出错；比较器，可用于比较所述快速读取结果与所述慢速读取结果，以便检测所述快速读取结果是否与所述慢速读取结果不同；以及差错修复逻辑，可用于在所述比较器检测到所述快速读取结果不同于所述慢速读取结果时抑制采用所述快速读取结果的所述进一步处理，输出所述慢速读取结果来取代所述快速读取结果，以及根据所述慢速读取结果重新开始所述进一步处理。
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公开(公告)号：CN101203836A
公开(公告)日：2008-06-18
申请号：CN200580050138.1
申请日：2005-04-21
IPC分类号： G06F11/14
CPC分类号： G06F11/1407
摘要： 一种集成电路包括差错检测电路3230－1至3230－4，这些差错检测电路能够检测到在预定时间窗口内的信号数值中的转变，这些转变指示集成电路在操作中的差错。该集成电路还包括存储单元3296，它能够存储数据处理装置的恢复状态，该恢复状态包括对应于集成电路编程器模式的结构状态变量中的至少一个子集。提供差错恢复电路3250、3260、3210作为集成电路中的一部分，并且用于使集成电路能够使用存储单元3296所存储的恢复状态从检测到的操作差错中恢复。集成电路的操作参数控制器3242根据检测到的操作中的差错的一个或多个特性来调整集成电路的操作参数，例如，时钟频率、工作电压、基底的偏置电压、温度，以采用提高整体性能的方式来保持有限的非零差错比率。
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公开(公告)号：CN100565465C
公开(公告)日：2009-12-02
申请号：CN200580050138.1
申请日：2005-04-21
IPC分类号： G06F11/14
CPC分类号： G06F11/1407
摘要： 一种集成电路包括差错检测电路3230-1至3230-4，这些差错检测电路能够检测到在预定时间窗口内的信号数值中的转变，这些转变指示集成电路在操作中的差错。该集成电路还包括存储单元3296，它能够存储数据处理装置的恢复状态，该恢复状态包括对应于集成电路编程器模式的结构状态变量中的至少一个子集。提供差错恢复电路3250、3260、3210作为集成电路中的一部分，并且用于使集成电路能够使用存储单元3296所存储的恢复状态从检测到的操作差错中恢复。集成电路的操作参数控制器3242根据检测到的操作中的差错的一个或多个特性来调整集成电路的操作参数，例如，时钟频率、工作电压、基底的偏置电压、温度，以采用提高整体性能的方式来保持有限的非零差错比率。
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公开(公告)号：CN1761946A
公开(公告)日：2006-04-19
申请号：CN200480007338.4
申请日：2004-02-26
IPC分类号： G06F11/16
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 集成电路包括多个处理级，每个处理级包括处理逻辑(2)、无延迟锁存器(4)、延迟锁存器(8)和比较器(6)。无延迟锁存器(4)在无延迟捕获时间从处理逻辑(2)捕获输出。在以后的延迟捕获时间，延迟锁存器(8)也捕获来自处理逻辑(2)的值。比较器(6)比较这些值，并且如果它们不相等，则指示无延迟值捕获得太快，并且应该由延迟值代替。紧接着无延迟值的捕获，该无延迟值被传递到随后的处理级，并相应地使用错误恢复机制来抑制随后处理级已发生的错误处理，诸如在重新启动时钟之前选通时钟，并使正确信号值可通过随后的处理逻辑传播。调节集成电路的操作参数，诸如时钟频率、工作电压、体偏压、温度等，以便以增加总体性能的方式维持有限的非零出错率。
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公开(公告)号：CN1761927A
公开(公告)日：2006-04-19
申请号：CN200480007397.1
申请日：2004-03-17
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 提供一种集成电路，包括：多个处理级，所述处理级中至少一个具有可用于对至少一个处理级输入值执行处理操作以产生处理逻辑输出信号的处理逻辑；以及低功率模式控制器，可用于控制所述集成电路在所述集成电路执行所述处理操作的工作模式与所述集成电路保持信号值但不执行所述处理操作的待机模式之间转换；其中所述处理级中所述至少一个具有：不延迟锁存器，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值；以及延迟锁存器，可用于在所述工作模式期间在延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值，所述延迟捕捉时间迟于所述不延迟捕捉时间，所述不延迟值在所述延迟捕捉时间之前作为处理级输入值传递给后续处理级，以及所述不延迟值与所述延迟值之间的差异表明所述处理操作在所述不延迟捕捉时间未完成；所述延迟锁存器可用于在所述待机模式期间在所述不延迟锁存器断电及丢失所述不延迟值时保持所述延迟值；以及所述延迟锁存器制作成具有低功耗。
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公开(公告)号：CN101924545A
公开(公告)日：2010-12-22
申请号：CN201010149514.5
申请日：2010-03-16
IPC分类号： H03K19/007 , H03K19/0175
CPC分类号： G01R31/3177
摘要： 本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
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公开(公告)号：CN101924545B
公开(公告)日：2014-09-24
申请号：CN201010149514.5
申请日：2010-03-16
IPC分类号： H03K19/007 , H03K19/0175
CPC分类号： G01R31/3177
摘要： 本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
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公开(公告)号：CN100468286C
公开(公告)日：2009-03-11
申请号：CN200480007397.1
申请日：2004-03-17
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 提供一种集成电路，包括：多个处理级，所述处理级中至少一个具有可用于对至少一个处理级输入值执行处理操作以产生处理逻辑输出信号的处理逻辑；以及低功率模式控制器，可用于控制所述集成电路在所述集成电路执行所述处理操作的工作模式与所述集成电路保持信号值但不执行所述处理操作的待机模式之间转换；其中所述处理级中所述至少一个具有：不延迟锁存器，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值；以及延迟锁存器，可用于在所述工作模式期间在延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值，所述延迟捕捉时间迟于所述不延迟捕捉时间，所述不延迟值在所述延迟捕捉时间之前作为处理级输入值传递给后续处理级，以及所述不延迟值与所述延迟值之间的差异表明所述处理操作在所述不延迟捕捉时间未完成；所述延迟锁存器可用于在所述待机模式期间在所述不延迟锁存器断电及丢失所述不延迟值时保持所述延迟值；以及所述延迟锁存器制作成具有低功耗。
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公开(公告)号：CN100416507C
公开(公告)日：2008-09-03
申请号：CN200480007372.1
申请日：2004-03-17
IPC分类号： G06F11/00
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 集成电路包括多个处理级，其中每个包括处理逻辑(1014)、不延迟信号捕捉元件(1016)、延迟信号捕捉元件(1018)以及比较器(1024)。不延迟信号捕捉元件(1016)在不延迟捕捉时间捕捉来自处理逻辑(1014)的输出。在稍后的延迟捕捉时间，延迟信号捕捉元件(1018)也捕捉来自处理逻辑(1014)的值。检错电路(1026)和纠错电路(1028)检测及纠正延迟值中的随机差错，并向比较器(1024)提供差错校验延迟值。比较器(1024)比较差错校验延迟值与不延迟值，如果它们不相等，则这表明不延迟值被过快捕捉并且应由差错校验延迟值来取代。不延迟值在其捕捉之后立即被传递给后续处理级，以及差错恢复机制相应地用来抑制已经由后续处理级进行的错误处理，例如选通时钟以及在重启时钟之前允许正确信号值经过后续处理逻辑。诸如时钟频率、工作电压、体偏压、温度等集成电路工作参数经过调整，从而以提高整体性能的方式来保持有限非零差错率。
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