本发明公开了一种BiCMOS工艺中的VPNP器件结构，包括：P型衬底顶部形成有P型埋层和深N阱，深N阱顶部形成有N型埋层、P型埋层和集电区，位于深N阱顶部的P型埋层与集电区相邻；集电区上方形成有基区，基区顶部形成有发射区；浅沟槽隔离形成于P型衬底和深N阱上方与集电区和基区相邻；隔离介质形成于基区和浅沟槽隔离上方，多晶硅层形成于基区上方，部分多晶硅层位于隔离介质上方；P型埋层和N型埋层通过深接触孔引出接金属连线，多晶硅层通过接触孔引出接金属连线，发射区通过接触孔引出接金属连线。本发明还公开了一种所述VPNP器件结构的制造方法。本发明VPNP器件结构及其制造方法能降低集电区电阻，提高器件射频性能，降低VPNP管放大系数和衬底电流。