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CN102662868B 用于处理器的动态组相联高速缓存装置及其访问方法 有权 转让

用于处理器的动态组相联高速缓存装置及其访问方法
摘要：
本发明提供用于处理器的动态组相联高速缓存结构，该装置在读访问发生时首先判断待访问的缓存组中的各个缓存块的有效位，并根据每个缓存块的有效位来设置该缓存块所在的缓存路的使能位；然后，读出有效的缓存块并将访存地址中标记段与所读出的各缓存块的标记块进行比对，如果命中则根据访存地址中的偏移段从所命中的缓存块的数据块中读出数据。该装置在程序执行过程中，动态改变高速缓存装置的相联度，过滤掉对无效缓存块的读操作，在基本不增加设计复杂度和影响处理器性能的情况下，有效降低高速缓存的功耗，从而降低整个处理器的功耗。
摘要（英）：

The present invention provides a dynamic set associative cache apparatus for a processor. When read access occurs, the apparatus first determines a valid/invalid bit of each cache block in a cache set to be accessed, and sets, according to the valid/invalid bit of each cache block, an enable/disable bit of a cache way in which the cache block is located; then, reads valid cache blocks, compares a tag section in a memory address with a tag block in each cache block that is read, and if there is a hit, reads data from a data block in a hit cache block according to an offset section of the memory address.

公开/授权文献
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