本发明一种基于全数字动态加速锁定技术的PLL频率综合器，包括鉴频鉴相器、电流编码控制、电荷泵、环路滤波器、压控振荡器、分频器、可编程定时模块、数字自动控制、环路参数控制和可配置寄存器，其中可编程定时模块、数字自动控制、电流编码控制和环路参数控制这四个模块构成了锁相环动态加速锁定控制器；本发明由全数字实现，控制方案简单，电路规模小、功耗低，控制模块具有快速、自动复位功能，对环路的影响很小，非常适合集成度高、功耗低、快速锁定的无线通信或跳频通信领域。