发明公开
- 专利标题: 集成电路设计方法和集成电路闩锁效应测试方法
- 专利标题(英): Integrated circuit design method and integrated circuit latch effect test method
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申请号: CN201711455300.9申请日: 2017-12-28
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公开(公告)号: CN108169661A公开(公告)日: 2018-06-15
- 发明人: 张进 , 吕平 , 刘勤让 , 沈剑良 , 宋克 , 朱珂 , 王永胜 , 徐庆阳 , 李沛杰 , 张波 , 杨堃 , 王锐 , 何浩 , 李杨 , 肖峰 , 毛英杰 , 赵玉林
- 申请人: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
- 申请人地址: 天津市滨海新区滨海-中关村科技园荣晟广场4号楼702-7;
- 专利权人: 天津芯海创科技有限公司,天津市滨海新区信息技术创新中心
- 当前专利权人: 天津芯海创科技有限公司,天津市滨海新区信息技术创新中心
- 当前专利权人地址: 天津市滨海新区滨海-中关村科技园荣晟广场4号楼702-7;
- 代理机构: 北京超凡志成知识产权代理事务所
- 代理商 张红平
- 主分类号: G01R31/28
- IPC分类号: G01R31/28
摘要:
本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法,属于集成电路设计技术领域。其中,集成电路设计方法包括:从集成电路中选取指定的端口作为闩锁效应测试模式的控制端;建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系,以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法,为集成电路设置了闩锁效应测试模式的控制端,利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态,增加了电路内部信号的可控制性,可以更好的满足Latch up测试的需求,有利于客观准确地评价电路的抗闩锁效应能力,保证器件的质量。
公开/授权文献
- CN108169661B 集成电路设计方法和集成电路闩锁效应测试方法 公开/授权日:2020-07-10