Invention Grant
- Patent Title: 具有改进的电阻区域的集成电路
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Application No.: CN201710772702.5Application Date: 2017-08-31
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Publication No.: CN108511422BPublication Date: 2021-11-12
- Inventor: B·弗罗门特 , S·尼埃尔 , A·雷尼耶 , A·马扎基
- Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
- Applicant Address: 法国克洛尔;
- Assignee: 意法半导体(克洛尔2)公司,意法半导体(鲁塞)公司
- Current Assignee: 意法半导体(克洛尔2)公司,意法半导体(鲁塞)公司
- Current Assignee Address: 法国克洛尔;
- Agency: 北京市金杜律师事务所
- Agent 王茂华; 董典红
- Priority: 1751596 20170228 FR
- Main IPC: H01L23/64
- IPC: H01L23/64 ; H01L27/02
Abstract:
本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。
Public/Granted literature
- CN108511422A 具有改进的电阻区域的集成电路 Public/Granted day:2018-09-07
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IPC分类:
