本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。