本发明属于多电平变流技术领域，公开了一种级联变流器驱动信号抗干扰方法，FPGA将内部载波调制生成的PWM驱动信号按照特定形式进行编码，编码中添加起始码和停止码，并按照一定波特率连续不断地发送；CPLD接收编码信号并逐一比对解码，当接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号才更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平状态保持不变。本发明避免PWM驱动信号直接长线路传输而受到功率器件开关过程中产生的高频电磁干扰的影响，提高PWM驱动信号长线路传输的抗干扰能力；同时也可自动滤除高频调制产生的PWM窄脉冲信号，降低大功率开关器件的开关损耗。