本发明涉及一种基于MIPS32指令系统的三级流水线CPU设计方法，其中在三级流水线实现的过程中，提出了一个新颖的逻辑结构使得三级流水线正常工作与运行，其通过取值、移码与执行三个阶段，并使用插入其中的流水线寄存器控制与记录每一级产生的新的信息，相比于五级流水线来说，其逻辑结构更为简单，使得其具有更快的时钟频率。同时，由于只需要对极少的指令冒险和数据冒险，所以旁路设计逻辑简单，可以一定程度上提升指令的处理器的时钟频率和运行速度。