一种1bit加减法器
摘要:
本发明涉及一种1bit加减法器,通过特定的逻辑组合设计,使得两个1bit数据流的操作数进行加减运算后,输出1bit数据流的结果,比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比,且所占用的资源更少。
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