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公开(公告)号：CN112988111B
公开(公告)日：2022-02-11
申请号：CN202110244597.4
申请日：2021-03-05
申请人： 唐山恒鼎科技有限公司
IPC分类号： G06F7/52
摘要： 本发明涉及一种单比特乘法器。所述单比特乘法器的乘数与被乘数均为1bit数据流，输出为1bit数据流。所述单比特乘法器通过采用可配置加法矩阵模块、可配置乘加矩阵模块及可配置延时模块，就可以完成乘法运算，相较于现有技术中的乘法器具有更好的信噪比，且所用资源更少。
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公开(公告)号：CN113010144A
公开(公告)日：2021-06-22
申请号：CN202110244603.6
申请日：2021-03-05
申请人： 唐山恒鼎科技有限公司
IPC分类号： G06F7/50
摘要： 本发明涉及一种1bit加减法器，通过特定的逻辑组合设计，使得两个1bit数据流的操作数进行加减运算后，输出1bit数据流的结果，比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比，且所占用的资源更少。
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公开(公告)号：CN113010146B
公开(公告)日：2022-02-11
申请号：CN202110245758.1
申请日：2021-03-05
申请人： 唐山恒鼎科技有限公司
IPC分类号： G06F7/52
摘要： 本发明涉及一种混合信号乘法器，其仅包括有二进制数处理模块、可配置1bit加法矩阵模块、可配置1bit乘加矩阵模块和可配置延时模块4个部件，结构较为简单。且通过以上部件设计形成的混合信号乘法器具有两个输入一个输出。其中，一个输入为1bit数据流，另一个输入为量化位宽后的二进制数，输出为一个1bit数据流，这就能够对输入的混合信号进行处理。进一步，因所提供的混合信号乘法器可以将混合输入信号最终转换为1bit的运算结果进行输出，以能够减少整个乘法器运算过程所占用的空间，提高运算效率。
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公开(公告)号：CN113010144B
公开(公告)日：2022-02-11
申请号：CN202110244603.6
申请日：2021-03-05
申请人： 唐山恒鼎科技有限公司
IPC分类号： G06F7/50
摘要： 本发明涉及一种1bit加减法器，通过特定的逻辑组合设计，使得两个1bit数据流的操作数进行加减运算后，输出1bit数据流的结果，比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比，且所占用的资源更少。
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公开(公告)号：CN113010146A
公开(公告)日：2021-06-22
申请号：CN202110245758.1
申请日：2021-03-05
申请人： 唐山恒鼎科技有限公司
IPC分类号： G06F7/52
摘要： 本发明涉及一种混合信号乘法器，其仅包括有二进制数处理模块、可配置1bit加法矩阵模块、可配置1bit乘加矩阵模块和可配置延时模块4个部件，结构较为简单。且通过以上部件设计形成的混合信号乘法器具有两个输入一个输出。其中，一个输入为1bit数据流，另一个输入为量化位宽后的二进制数，输出为一个1bit数据流，这就能够对输入的混合信号进行处理。进一步，因所提供的混合信号乘法器可以将混合输入信号最终转换为1bit的运算结果进行输出，以能够减少整个乘法器运算过程所占用的空间，提高运算效率。
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