本发明公开了一种FPGA阵列结构及基于分部空间分段可编程时钟布线方法，属于可编程逻辑器件技术领域，解决了现有技术中查找表逻辑资源的密度偏低，配线资源少、不易精确控制时钟延时的问题。本发明通过将逻辑元件布置为紧密的多边形逻辑块，且12个多边形组成六边形结构，由六边形平铺成FPGA阵列结构；基于分部空间分段可编程时钟布线方法采用布线时钟、分配时钟、星型分配时钟，由布线时钟将时钟信号送至送至星型时钟，再由星型时钟通过鱼骨型时钟结构将时钟信号送至逻辑块。本发明为并FPGA提供新型阵列结构，使得元件布局密度高、配线资源增加、互联延时可以得到较好的控制。