本发明提供了一种用于高速数字通信的多路并行上采样方法，包括以下步骤：S1：根据上采样系统的输入采样率以及输出采样率，确定每一时刻数据采样使能以及每一时刻的插值因子；S2：根据数据采样使能对N路中的每一路并行输入数据进行缓存整流，得到K路并行有效数据；S3：根据数据采样使能将K路并行有效数据分别向N个插值寄存器中移位，得到该时刻的N组插值基点；S4：采用并行结构的分段抛物插值器，对N组插值基点进行并行插值，得到N路输出结果。本发明提供的多路并行上采样装置可以在FPGA系统时钟250MHz以内稳定工作，当并行路数N升高时，程序的资源占用率只会线性增长，可以实现极高采样率以内的上采样变换。