本发明提供一种电路设计的分割方法及装置，方法包括：获取电路设计的源码文件；对所述源码文件进行解析，得到各源码子文件对应的模块；根据所述模块例化后得到的接口信息以及多个目标现场可编程逻辑门阵列FPGA所能容纳的接口数，对所述源码文件进行切割，得到多个FPGA块；按照各模块之间的引用关系，构建模块接口层次树；对所述模块接口层次树进行遍历，得到接口数最少的分支；按照所述接口数最少的分支，对所述多个FPGA块进行时序筛选优化。本发明的方案可以实现对需要验证的大型电路设计的源码进行分割的情况下，筛选出时序最优划分结果，可以使FPGA芯片的时序控制更优，且提高FPGA原型验证效率。