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公开(公告)号：CN117744547A
公开(公告)日：2024-03-22
申请号：CN202410179566.9
申请日：2024-02-18
申请人： 北京汤谷软件技术有限公司 , 江苏汤谷智能科技有限公司
IPC分类号： G06F30/327
摘要： 本申请提供了一种电路器件资源的预估方法、装置、电子设备及存储介质，涉及电路设计技术领域。由于统计RTL代码中的用于指示逻辑电路特征的多个维度类型的代码特征的特征数量为正则化方式，可以快速准确地提取代码特征的特征数量，极大地缩短了时间成本。对多个代码特征的维度类型及对应的特征数量进行融合，得到电路设计特征。将电路设计特征输入到预训练的资源预估模型中，以输出用于电路设计的不同类型的电路器件资源的设计参数。由于代码特征的维度类型及对应的特征数量，能够更准确地表达出待设计的电路的框架和所需的电路器件资源，因而得到的电路器件资源的设计参数的准确度和效率都高。
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公开(公告)号：CN118227187A
公开(公告)日：2024-06-21
申请号：CN202311369984.6
申请日：2023-10-20
申请人： 北京汤谷软件技术有限公司
摘要： 本发明公开了基于RTL源代码的节点划分和特征分析方法，涉及数据逻辑设计技术领域，包括以下步骤：S1、提取模块信号信息，遍历当前模块的端口声明和信号定义的源代码，并提取有关模块内信号信息的相关数据，且将提取到的第一信息存储在第一字典变量中；S2、模块划分节点和提取特征，通过语句分析算法对单个模块进行逐行的语句分析，划分不同的节点并提取节点的特征信息；S3、模块例化信息分析，找到模块内的例化语句，并提取有关实例化模块的信息，且将提取到的第二信息存储在第二字典变量中。本发明可以对RTL源代码进行节点划分，将代码按照功能模块进行划分，使得代码的结构更加清晰明了，通过节点划分，可以更好地理解和维护代码。
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公开(公告)号：CN117744547B
公开(公告)日：2024-05-24
申请号：CN202410179566.9
申请日：2024-02-18
申请人： 北京汤谷软件技术有限公司 , 江苏汤谷智能科技有限公司
IPC分类号： G06F30/327
摘要： 本申请提供了一种电路器件资源的预估方法、装置、电子设备及存储介质，涉及电路设计技术领域。由于统计RTL代码中的用于指示逻辑电路特征的多个维度类型的代码特征的特征数量为正则化方式，可以快速准确地提取代码特征的特征数量，极大地缩短了时间成本。对多个代码特征的维度类型及对应的特征数量进行融合，得到电路设计特征。将电路设计特征输入到预训练的资源预估模型中，以输出用于电路设计的不同类型的电路器件资源的设计参数。由于代码特征的维度类型及对应的特征数量，能够更准确地表达出待设计的电路的框架和所需的电路器件资源，因而得到的电路器件资源的设计参数的准确度和效率都高。
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公开(公告)号：CN116776798A
公开(公告)日：2023-09-19
申请号：CN202310752964.0
申请日：2023-06-25
申请人： 北京汤谷软件技术有限公司
IPC分类号： G06F30/347 , G06F30/394 , G06F30/398
摘要： 本申请涉及计算机技术领域，涉及一种高容量多2.5D FPGA引脚优化方法：步骤1：获取2.5D FPGA之间的连接关系和约束条件，包括2.5D FPGA包含的SLR、引脚连接线路及引脚连接线路数量，得到初始带约束条件连接网络；步骤2：计算任意两个2.5D FPGA的SLR之间的最小代价连线；步骤3：获取布线网络及其相应需要的SLR数量，将不同布线网络依距离从大到小排序；步骤4：将布线网络按照排序在约束条件下依次匹配最小代价连线；步骤5：布线网络全部连接，结束；存在布线网络无法连接，且达到一条或多条引脚连接线路容量上限，则将已满引脚连接线路设置为不可连接，重置带约束条件的连接网络，返回步骤2。在线长相似时，使用相同运行时间完成了约束条件下的布线计算，减少了延迟。
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公开(公告)号：CN117687619A
公开(公告)日：2024-03-12
申请号：CN202311584973.X
申请日：2023-11-24
申请人： 北京汤谷软件技术有限公司
摘要： 本发明公开了一种大规模代码分割方法，涉及RTL代码分割技术领域，包括：S1、预处理RTL代码，建立语法树，并生成抽象语法子树，将整个代码分为多个AST子树，每个AST子树对应一个模块，S2、对于每个模块，检查其中是否有存储模块，如果有，对存储模块进行重构，得到新的存储模块和新的RTL代码，S3、对于每个模块，将其AST子树中所有非模块实例化语句提取出来，且存入该模块的逻辑代码区间。本发明通过抽取逻辑代码区间和重构存储模块，实现代码的复用和模块化，相同的逻辑代码段可以存储在子模块中，并在不同的模块之间进行链接，减少了代码的重复编写，提高了代码的复用性，同时每个模块独立实现一个功能，可以方便地在其他项目中重复使用。
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公开(公告)号：CN117077583B
公开(公告)日：2024-02-02
申请号：CN202311337204.X
申请日：2023-10-17
申请人： 北京汤谷软件技术有限公司
IPC分类号： G06F30/327
摘要： 本发明提供一种寄存器传输级电路设计的资源估算方法及装置，涉及集成电路设计技术领域，所述方法包括：通过调用开源综合工具的读取指令，读取目标电路设计的寄存器传输级RTL描述文件；根据所述RTL描述文件，构建抽象语法树；对所述抽象语法树进行层次分析，确定所述目标电路设计的模块层次结构；将所述模块层次结构转换为所述开源综合工具的内部文件，得到新语法树；对所述新语法树进行目标操作，生成网表文件；将所述网表文件与器件库中的器件进行映射，获得所述目标电路设计所需要的至少一种目标资源的估算结果。本发明可以直接在RTL级别进行资源估算，无需经过繁琐的综合步骤，节省时间和计算资源。
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公开(公告)号：CN117077586A
公开(公告)日：2023-11-17
申请号：CN202311330128.X
申请日：2023-10-16
申请人： 北京汤谷软件技术有限公司
摘要： 本发明提供一种电路设计的寄存器传输级资源预测方法、装置及设备，所述方法包括：获取目标电路设计的寄存器传输级RTL代码；对所述RTL代码进行语法特征分析，得到与硬件资源相关的目标特征信息；将所述目标特征信息输入现场可编程逻辑门阵列FPGA片上资源预测模型进行资源预测处理，得到所述目标电路设计的预测硬件资源；所述FPGA片上资源预测模型包括对硬件资源预测的多层全连接层，所述多层全连接层用于对所述硬件资源进行回归预测。本发明的方案可以在不进行布线的情况下快速且准确的预估电路设计的FPGA片上资源，有利于提高电路设计的原型验证效率。
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公开(公告)号：CN117077583A
公开(公告)日：2023-11-17
申请号：CN202311337204.X
申请日：2023-10-17
申请人： 北京汤谷软件技术有限公司
IPC分类号： G06F30/327
摘要： 本发明提供一种寄存器传输级电路设计的资源估算方法及装置，涉及集成电路设计技术领域，所述方法包括：通过调用开源综合工具的读取指令，读取目标电路设计的寄存器传输级RTL描述文件；根据所述RTL描述文件，构建抽象语法树；对所述抽象语法树进行层次分析，确定所述目标电路设计的模块层次结构；将所述模块层次结构转换为所述开源综合工具的内部文件，得到新语法树；对所述新语法树进行目标操作，生成网表文件；将所述网表文件与器件库中的器件进行映射，获得所述目标电路设计所需要的至少一种目标资源的估算结果。本发明可以直接在RTL级别进行资源估算，无需经过繁琐的综合步骤，节省时间和计算资源。
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公开(公告)号：CN116451624B
公开(公告)日：2023-09-29
申请号：CN202310729117.2
申请日：2023-06-20
申请人： 北京汤谷软件技术有限公司
IPC分类号： G06F30/3315 , G06F8/73 , G06F30/30 , G06F30/34
摘要： 本发明提供一种电路设计的分割方法及装置，方法包括：获取电路设计的源码文件；对所述源码文件进行解析，得到各源码子文件对应的模块；根据所述模块例化后得到的接口信息以及多个目标现场可编程逻辑门阵列FPGA所能容纳的接口数，对所述源码文件进行切割，得到多个FPGA块；按照各模块之间的引用关系，构建模块接口层次树；对所述模块接口层次树进行遍历，得到接口数最少的分支；按照所述接口数最少的分支，对所述多个FPGA块进行时序筛选优化。本发明的方案可以实现对需要验证的大型电路设计的源码进行分割的情况下，筛选出时序最优划分结果，可以使FPGA芯片的时序控制更优，且提高FPGA原型验证效率。
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公开(公告)号：CN116451624A
公开(公告)日：2023-07-18
申请号：CN202310729117.2
申请日：2023-06-20
申请人： 北京汤谷软件技术有限公司
IPC分类号： G06F30/3315 , G06F8/73 , G06F30/30 , G06F30/34
摘要： 本发明提供一种电路设计的分割方法及装置，方法包括：获取电路设计的源码文件；对所述源码文件进行解析，得到各源码子文件对应的模块；根据所述模块例化后得到的接口信息以及多个目标现场可编程逻辑门阵列FPGA所能容纳的接口数，对所述源码文件进行切割，得到多个FPGA块；按照各模块之间的引用关系，构建模块接口层次树；对所述模块接口层次树进行遍历，得到接口数最少的分支；按照所述接口数最少的分支，对所述多个FPGA块进行时序筛选优化。本发明的方案可以实现对需要验证的大型电路设计的源码进行分割的情况下，筛选出时序最优划分结果，可以使FPGA芯片的时序控制更优，且提高FPGA原型验证效率。
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