- 专利标题： 具有由频率高于小数锁相环路（PLL）反馈信号的时钟驱动的数字控制的PLL
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申请号： CN202280076645.6申请日： 2022-11-08
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公开(公告)号： CN118285060A公开(公告)日： 2024-07-02
- 发明人: B·S·厄古恩 , J·帕斯卡 , Z·陈 , D·C·塞瓦克
- 申请人： 高通股份有限公司
- 申请人地址： 美国加利福尼亚州
- 专利权人： 高通股份有限公司
- 当前专利权人： 高通股份有限公司
- 当前专利权人地址： 美国加利福尼亚州
- 代理机构： 北京市金杜律师事务所
- 代理商 张宁; 姚宗妮
- 优先权： 17/537,264 20211129 US
- 国际申请： PCT/US2022/049299 2022.11.08
- 国际公布： WO2023/096743 EN 2023.06.01
- 进入国家日期： 2024-05-17
- 主分类号： H03L7/197
- IPC分类号： H03L7/197 ; H03L7/08
摘要：
一种锁相环路(PLL)方法包括：基于参考时钟或信号的相位与反馈时钟的相位的比较来生成第一信号；基于该第一信号生成输出时钟；生成中间反馈时钟，包括对该输出时钟进行分频；基于数字控制信号对该中间反馈时钟进行小数分频以生成该反馈时钟；以及基于具有比该反馈时钟的频率高的频率的采样时钟来生成该数字控制信号。在一个具体实施中，PLL包括倍频器以基于该反馈时钟生成该采样时钟。在另一具体实施中，PLL使用该中间反馈时钟作为该采样时钟。
IPC分类:
