本申请公开了一种芯片测试装置及存储介质，该芯片测试装置包括多路选择器、PAD、连接模块、输入测试点、输出测试点、第一可测试点、第二可测试点、第一测试专用寄存器和第二测试专用寄存器，PAD、连接模块、输入测试点、输出测试点、第一可测试点和第二可测试点分别与多路选择器连接，第一测试专用寄存器与第一可测试点连接，第二测试专用寄存器与第二可测试点连接；其中，多路选择器用于根据需求将PAD、输入测试点、输出测试点、第一可测试点和第二可测试点中的至少一个连接到连接模块，以实现测试模式与正常功能模式的切换。本方案可以提升芯片的DFT测试覆盖率。