本申请涉及一种使用收获数据的快速、节能CMOS 2P1R1W寄存器堆阵列。提出了新的CMOS收获电路，其提高了2端口/多端口寄存器堆阵列电路速度，并且在将收获数据接合到自限制能量耗散时，实质降低了沿局部和全局位路径移动数据的能量代价。当收获数据的电势与来自信号发展的BL电压匹配时，通过所选单元中的自禁用动作消除由于单元读取电流的统计变化而引起的BL信号发展中的不确定性，同时与常规感测方案相比，每列需要更少的外围电路晶体管。提出的位路径电路接合收获电荷以在沿着WL的同时读取和写入访问期间提供对干扰电流噪声的免疫‑从而消除常规寄存器堆阵列中通常所需的BL保持器电路的性能、面积和能量开销。