公开(公告)号：CN118899012A

公开(公告)日：2024-11-05

申请号：CN202310485749.9

申请日：2023-04-28

申请人： 长鑫存储技术有限公司

发明人： 邵亚年

IPC分类号： G11C11/4076 ,  G11C11/4074

摘要： 本公开实施例提供了一种控制电路和存储器，该控制电路包括：信号采样电路，用于根据第一时钟信号对写命令信号进行采样处理，得到第一输出信号；延迟移位电路，用于根据第一控制信号和第一时钟信号对第一输出信号进行采样及移位处理，得到第二输出信号；移位选择电路，用于根据第一时钟信号和第二输出信号生成第一中间信号，根据第二时钟信号和第二输出信号生成第二中间信号，根据第二控制信号对第一中间信号、第二中间信号和反相后的第一输出信号进行选择，得到第三输出信号；命令调整电路，用于根据第一输出信号和第三输出信号进行脉宽调整处理，生成目标命令信号，从而能够满足终端电阻的阻值切换时序要求，提高存储器性能。

公开(公告)号：CN118887982A

公开(公告)日：2024-11-01

申请号：CN202310459066.6

申请日：2023-04-25

申请人： 长鑫存储技术有限公司

发明人： 陈晗

IPC分类号： G11C11/408 ,  G11C11/4074

摘要： 本公开实施例涉及半导体技术领域，提供一种字线驱动电路以及存储器，字线驱动电路包括：字线驱动器控制器，被配置为，接收第一供电电压，所述第一供电电压的电平值可调节，输出第一控制信号，所述第一控制信号的电平值等于地端电压或者等于所述第一供电电压的电平值；字线驱动器，被配置为，接收第二供电电压和所述第一控制信号并输出字线控制信号，所述字线控制信号控制目标存储阵列中的字线的打开或关闭，所述字线驱动器与所述字线一一对应；与所述目标存储阵列中的所述字线对应的所述字线驱动器连接到同一所述第二供电电压。本公开实施例至少有利于降低字线驱动电路的功耗。

公开(公告)号：CN111542880B

公开(公告)日：2024-10-29

申请号：CN201980007097.X

申请日：2019-01-11

申请人： 株式会社半导体能源研究所

发明人： 国武宽司 ,  本田龙之介 ,  热海知昭

IPC分类号： G11C11/4074 ,  G11C5/14 ,  G11C7/04 ,  G11C11/405 ,  G11C29/50 ,  H10B12/00 ,  H01L29/786

摘要： 提供一种可以取得晶体管的阈值电压的半导体装置。半导体装置包括第一晶体管、第一电容器、第一输出端子、第一开关以及第二开关。第一晶体管的栅极与源极电连接。第一电容器的第一端子与源极电连接。第一电容器的第二端子及第一输出端子与第一晶体管的背栅极电连接。第一开关控制向背栅极的第一电压的输入。第一晶体管的漏极被输入第二电压。第二开关控制向源极的第三电压的输入。

公开(公告)号：CN118800294A

公开(公告)日：2024-10-18

申请号：CN202310396303.9

申请日：2023-04-13

申请人： 梅缇斯微系统有限责任公司

发明人： A·伯哈文纳加瓦拉

IPC分类号： G11C11/4091 ,  G11C11/4074 ,  G11C11/4094

摘要： 本申请涉及一种使用收获数据的快速、节能CMOS 2P1R1W寄存器堆阵列。提出了新的CMOS收获电路，其提高了2端口/多端口寄存器堆阵列电路速度，并且在将收获数据接合到自限制能量耗散时，实质降低了沿局部和全局位路径移动数据的能量代价。当收获数据的电势与来自信号发展的BL电压匹配时，通过所选单元中的自禁用动作消除由于单元读取电流的统计变化而引起的BL信号发展中的不确定性，同时与常规感测方案相比，每列需要更少的外围电路晶体管。提出的位路径电路接合收获电荷以在沿着WL的同时读取和写入访问期间提供对干扰电流噪声的免疫‑从而消除常规寄存器堆阵列中通常所需的BL保持器电路的性能、面积和能量开销。

公开(公告)号：CN118782113A

公开(公告)日：2024-10-15

申请号：CN202310362716.5

申请日：2023-04-06

申请人： 兆易创新科技集团股份有限公司

发明人： 王梦海

IPC分类号： G11C11/401 ,  G11C11/4074 ,  G11C5/14

摘要： 本申请公开了一种偏置电压调整电路、占空比调整电路及随机存储器。偏置电压调整电路包括偏置电压调整模块及偏置电压输出模块，偏置电压调整模块基于不同的控制码调整偏置电流支路的导通数量，以生成不同的偏置电压；偏置电压输出模块包括控制模块、输出模块及滤波输出模块，输出模块与偏置电压调整模块的输出端耦接，输出模块与滤波输出模块耦接；其中，滤波输出模块包括第一开关，在偏置电压调整模块基于当前控制码调整偏置电流支路的导通数量期间，控制模块控制第一开关断开输出模块与滤波输出模块之间的连接，滤波输出模块维持当前控制码的前一控制码相应的偏置电压不变进行输出。因此，本申请可以在较短时间内滤除噪声，加速偏置电压的建立。

公开(公告)号：CN118675580A

公开(公告)日：2024-09-20

申请号：CN202410230648.1

申请日：2024-02-29

申请人： 联发科技股份有限公司

发明人： 廖伟男 ,  黄建程

IPC分类号： G11C11/4074 ,  G11C11/4096

摘要： 本发明提出一种存储器装置，包括存储阵列、IO电路以及控制电路。IO电路包括写入驱动器和负电压提供器。写入驱动器被配置为接收输入数据以驱动存储阵列的位线，并且负电压提供器被配置为生成负电压至写入驱动器。控制电路包括NBL定时控制电路，其被配置为生成NBL使能信号以选择性地使能负电压提供器。此外，存储器装置由第一供应电压与第二供应电压供电，且所述第二供应电压的电压水平高于所述第一供应电压的电压水平；并且所述负电压提供器和所述NBL定时控制电路由所述第二供应电压供电。

公开(公告)号：CN118629445A

公开(公告)日：2024-09-10

申请号：CN202410272058.5

申请日：2024-03-11

申请人： 美光科技公司

发明人： H·卡斯特罗

IPC分类号： G11C5/02 ,  G11C11/4074 ,  G11C11/4094 ,  G06F7/523

摘要： 本发明涉及与使用存储器胞元的逻辑状态执行乘法的存储器装置相关的系统、方法及设备。在一种方法中，存储器胞元阵列具有各自经编程以存储多位权值的一个位的存储器胞元。电压驱动器在乘法期间将不同电压施加于所述存储器胞元。所述不同电压的量值对应于由所述相应存储器胞元存储的所述位的有效性。一或多个输入应用于所述存储器胞元以使所述输入乘以所述多位权值。来自所述存储器胞元的输出电流加总于共同线上。所述输出电流的总和用于提供来自所述乘法的至少一个结果。

公开(公告)号：CN118398047A

公开(公告)日：2024-07-26

申请号：CN202311301493.8

申请日：2023-10-09

申请人： 三星电子株式会社

发明人： 高准荣 ,  朴政民 ,  朴彰辉

IPC分类号： G11C11/4074 ,  G11C29/08

摘要： 提供了易失性存储器装置和用于延长其预期寿命的方法。所述方法包括：执行与包括在易失性存储器装置中的存储器单元对应的寿命测试；基于寿命测试的结果确定存储器单元是具有正常寿命状态还是具有收缩寿命状态，收缩寿命状态指示相对于正常寿命状态减少的预期寿命；以及响应于确定存储器单元具有收缩寿命状态，在读取操作或写入操作期间将施加到与存储器单元连接的字线的字线电压降低到第一电压，第一电压小于在正常寿命状态下施加到所述字线的第二电压。

公开(公告)号：CN118398045A

公开(公告)日：2024-07-26

申请号：CN202310836770.9

申请日：2023-07-07

申请人： 爱思开海力士有限公司

发明人： 陈炳周

IPC分类号： G11C11/4063 ,  G11C11/4074 ,  G11C11/4094

摘要： 本申请涉及半导体装置及半导体装置的操作方法。一种半导体装置可以包括：位线；存储器串，其连接到位线并且具有不同的尺寸；感测节点；以及感测晶体管，其响应于感测信号而连接位线和感测节点。在位线和感测节点彼此连接的评估时段中，位线与感测节点之间的电流路径的电阻可以根据被选存储器串的尺寸而改变。

公开(公告)号：CN118339613A

公开(公告)日：2024-07-12

申请号：CN202280079358.0

申请日：2022-11-30

申请人： 美光科技公司

发明人： 新井铁也 ,  塚田修一 ,  西村俊 ,  松井良德

IPC分类号： G11C11/4096 ,  G11C11/4074

摘要： 描述包含输出驱动器的设备及用于提供输出数据信号的方法。实例设备包含高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器。所述高逻辑电平驱动器被提供第一电压，并在被激活时向数据端子提供高逻辑电平电压。所述低逻辑电平驱动器被提供第二电压，并在被激活时向所述数据端子提供低逻辑电平电压。所述中介逻辑电平驱动器被提供具有介于所述第一电压与所述第二电压之间的量值的第三电压，并且当被激活时向所述数据端子提供中介逻辑电平电压。所述高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器中的每一者经配置以基于多个控制信号中的一或多者分别被激活。