Un système de mémoire comprend un circuit intégré comprenant une pluralité de cellules interconnectables de manière vérifiable (12, 16) dans le mosaïque d'une tranche de semiconducteur (10). Un contrôleur (14) servant d'interface entre la tranche (10) et un système central de traitement (122) est couplé à la tranche (10) par l'intermédiaire d'un point de connexion (14) formé par l'omission d'une des cellules (12, 16) dans le mosaïque. Chaque cellule (12, 16) comprend des registres de stockage de données à plusieurs bits, ayant chacun un registre d'accès associé à bit simple (54) et un registre associé de commande à bit simple (56). Pendant une phase de croissance une machine d'état (58) agit de concert avec l'ensemble des signaux et vérifie les données provenant du contrôleur (120) de manière à commander une logique de couplage (50) inter-registre (52, 54, 56) et de vérification de données pour former un labyrinthe de branchement de cellules vérifiées (12, 16) se caractérisant par une croissance rapide et une incorporation efficace des cellules fonctionnelles. Après la croissance les données sont transférées entre la chaîne de registres de stockage de données (52) et la chaîne de registre d'accès (54) ainsi formée, en fonction du contenu d'une chaîne associée de registre de commande (56). Une mémoire d'association à recherche rapide est incorporée pour permettre de retirer les données nommées sur présentation d'un mot d'appellation pouvant être masqué à la chaîne de registre de commande.