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公开(公告)号：EP0068003A1
公开(公告)日：1983-01-05
申请号：EP82900119.0
申请日：1981-12-18
IPC分类号： G11C19
CPC分类号： G11C19/00
摘要： Une cellule de stockage de donnees (8) est destinee a etre utilisee lorsqu'elle est enchainee avec d'autres cellules semblables (8) dans un circuit integre a l'echelle de tranche faisant partie d'une chaine de memoire serielle. Les donnees sont stockees dans ou extraites d'un registre a decalage (10). Un commutateur de donnees (16) peut fonctionner, en fonction d'un critere de correspondance selectionnable entre les contenus successifs d'un registre de mots clefs (40) et des sections selectionnables des donnees stockees dans le registre (10), les sections particulieres ainsi selectionnees etant commandees par les contenus d'un registre de commande (24). La commande d'acces est telle que des enregistrements sont entres dans la memoire ou extraits de celle-ci, de maniere selective, une cellule particuliere (8) dependant du contenu des enregistrements eux-memes, eliminant ainsi le besoin de faire le suivi de la position des enregistrements dans la chaine de memoire serielle. Le commutateur (16) peut etre actionne selectivement pour produire une copie des contenus qui circulent du registre de stockage de donnees (10) comme le signal sur une ligne de sortie de donnees (22) de la cellule (8), constituant ainsi un moyen de lecture non destructif de la cellule (8). Le commutateur (16) fournit egalement les moyens de deplacement de nombreux enregistrements de donnees le long de la chaine de memoire serielle simultanement de telle sorte que tout classement desire des enregistrements de donnees peut etre conserve pendant l'introduction ou l'effacement d'enregistrements individuels de donnees.
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公开(公告)号：EP0096027A1
公开(公告)日：1983-12-21
申请号：EP82900118.0
申请日：1981-12-18
CPC分类号： G11C29/006 , G01R31/318505 , G01R31/318511
摘要： Un système de mémoire comprend un circuit intégré comprenant une pluralité de cellules interconnectables de manière vérifiable (12, 16) dans le mosaïque d'une tranche de semiconducteur (10). Un contrôleur (14) servant d'interface entre la tranche (10) et un système central de traitement (122) est couplé à la tranche (10) par l'intermédiaire d'un point de connexion (14) formé par l'omission d'une des cellules (12, 16) dans le mosaïque. Chaque cellule (12, 16) comprend des registres de stockage de données à plusieurs bits, ayant chacun un registre d'accès associé à bit simple (54) et un registre associé de commande à bit simple (56). Pendant une phase de croissance une machine d'état (58) agit de concert avec l'ensemble des signaux et vérifie les données provenant du contrôleur (120) de manière à commander une logique de couplage (50) inter-registre (52, 54, 56) et de vérification de données pour former un labyrinthe de branchement de cellules vérifiées (12, 16) se caractérisant par une croissance rapide et une incorporation efficace des cellules fonctionnelles. Après la croissance les données sont transférées entre la chaîne de registres de stockage de données (52) et la chaîne de registre d'accès (54) ainsi formée, en fonction du contenu d'une chaîne associée de registre de commande (56). Une mémoire d'association à recherche rapide est incorporée pour permettre de retirer les données nommées sur présentation d'un mot d'appellation pouvant être masqué à la chaîne de registre de commande.
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公开(公告)号：EP0096027B1
公开(公告)日：1987-03-11
申请号：EP82900118.9
申请日：1981-12-18
CPC分类号： G11C29/006 , G01R31/318505 , G01R31/318511
摘要： A memory system includes an integrated circuit comprising a plurality of testably interconnectable cells (12, 16) in a tessellation on a semiconducting wafer (10). A controller (14) for acting as an interface between the wafer (10) and some host system (122) is coupled to the wafer (10) via a port (14) formed by the omission of one of the cells (12, 16) from the tessellation. Each cell (12, 16) comprises plural-bit data storage registers each having an associated single-bit access register (54) and an associated single-bit control register (56). During a growth phase a state machine (58) co-operates with global signals and test data from the controller (120) to operate data-testing and inter-register (52, 54, 56) coupling logic (50) to form a branched-labyrinth of tested cells (12, 16) characterised by rapid growth and efficient incorporation of functional cells. After growth data is transferred between the chain of data storage registers (52) and the chain of access registers (54) so formed dependently upon the contents of an associated chain of control registers (56). A rapid retrieval associative memory facility is incorporated allowing named data to be withdrawn on presentation of a maskable naming word to the control register chain.
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