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EP0439591A1 DATENVERARBEITUNGSSYSTEM UND VERFAHREN ZU SEINER STEUERUNG SOWIE CPU-PLATINE. 失效
数据处理系统和控制与CPU BOARD FOR过程。

  • 专利标题： DATENVERARBEITUNGSSYSTEM UND VERFAHREN ZU SEINER STEUERUNG SOWIE CPU-PLATINE.
  • 专利标题（英）： Data processing system and process for controlling it and cpu boards
  • 专利标题（中）： 数据处理系统和控制与CPU BOARD FOR过程。
  • 申请号： EP90912691
    申请日： 1990-08-23
  • 公开(公告)号： EP0439591A1
    公开(公告)日： 1991-08-07
  • 发明人: SCHLAGE THOMAS
  • 申请人： DIGITAL EQUIPMENT CORP
  • 专利权人： DIGITAL EQUIPMENT CORP
  • 当前专利权人： DIGITAL EQUIPMENT CORP
  • 优先权： DE8910102 1989-08-23
  • 主分类号： G06F13/28
  • IPC分类号： G06F13/28
DATENVERARBEITUNGSSYSTEM UND VERFAHREN ZU SEINER STEUERUNG SOWIE CPU-PLATINE.
摘要：
Dans un système de traitement des données comportant une unité centrale, une mémoire principale (2) et un bus de système (3) pouvant être relié à la mémoire principale (2) et à différentes autres unités fonctionnelles, la mémoire principale (2) peut être reliée directement à l'unité centrale (1) et il est prévu un premier dispositif de commutation (5), qui commande la liaison entre l'unité centrale (1) et la mémoire principale (2), et un deuxième dispositif de commutation (7), qui commande la liaison entre le bus de système (3) et la mémoire prinicpale (2), le premier et le deuxième dispositif de commutatiion (5, 7) étant reliés entre eux de telle manière que l'un seulement des deux dispositif puisse libérer la liaison de l'unité centrale (1) ou celle du bus de système (3) avec la mémoire principale. La mémoire principale, le premier et le deuxième dispositif de commutation ainsi que la première et la deuxième mémoire tampon sont disposés sur la même carte que l'unité centrale (1).
摘要（英）：

In a data processing system having a CPU, a main memory (2) and a system bus (3) being connected to the main memory (2) and various other functional units, the main memory (2) can be directly connected to the central unit (1) and there is provided a first switching device (5) which controls the connection between the central unit (1) and the main memory (2), and a second switching device (7), which controls the connection between the system bus (3) and the prinicpale memory (2), the first and second swiched device (5, 7) being interconnected so that only one of both device can release the connection of the central unit (1) or that of the system bus (3) with main memory. The main memory, the first and the second switching device and the first and second buffer are arranged on the same card as the central unit (1).

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