Die Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette (A) aus in Reihe geschalteten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N), die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung (V IN ) anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind, und ist dadurch gekennzeichnet, dass eine zweite Kette (B) aus zu den ersten MOS-Transistoren (N0-N4) komplementären in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, und die MOS-Transistoren der ersten Kette (A) so mit den MOS-Transistoren der zweiten Kette (B) verbunden sind, dass jede MOS-Transistorkette (A, B) die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette (B, A) erzeugt.