-
公开(公告)号：EP1148512A3
公开(公告)日：2001-12-05
申请号：EP01105035.8
申请日：2001-03-01
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Es wird ein Verfahren zum Betrieb eines integrierten Speichers beschrieben, der Speicherzellen (MC0; MC255) mit jeweils einem Auswahltransistor (T0, T255) und einem Speicherkondensator (C0, C255) mit ferroelektrischem Speichereffekt aufweist. Der Speicher enthält eine Plattenleitung (PL), die über eine Reihenschaltung des Auswahltransistors (T0) und des Speicherkondensators (C0) jeweiliger Speicherzellen (MC0) mit einer der Spaltenleitungen (BLt) verbunden ist. Ein Speicherzugriff wird nach dem sogenannten "Pulsed Plate Concept" durchgeführt. Der zeitliche Ablauf wird dabei so gesteuert, daß in einem Zugriffszyklus der Speicherkondensator (C0) der auszuwählenden Speicherzelle (MC0) jeweils um den gleichen Betrag aufgeladen und entladen wird. So wird eine durch Source-Drain-Leckströme von nicht aktivierten Auswahltransistoren verursachte Abschwächung oder Zerstörung der in den Speicherzellen gespeicherten Information vermieden.
-
2.发明公开Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt 有权具有铁电存储器效应的存储单元的集成半导体存储器
公开(公告)号：EP1126470A3
公开(公告)日：2003-02-05
申请号：EP01100917.2
申请日：2001-01-16
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Ein integrierter Halbleiterspeicher weist Speicherzellen (MC) mit ferroelektrischem Speichereffekt auf, die zu Einheiten von Spaltenleitungen (BL1, BL2) und Zeilenleitungen (WL1, WL2) zusammengefaßt sind. Die Speicherzellen (MC) sind jeweils zwischen eine der Spaltenleitungen (BL1) und eine Ladeleitung (PL1) geschaltet. Die Spaltenleitung (BL1) ist an einen Leseverstärker (2) angeschlossen, an dem ein Ausgangssignal (S21) abgreifbar ist, die Ladeleitung (PL1) ist mit einer Treiberschaltung (3) verbunden, durch die die Ladeleitung (PL1) an einem vorgegebenen Potential (V1, GND) anliegt. Die Spaltenleitung (BL1) und die Ladeleitung (PL1) sind in einer inaktiven Betriebsart gemeinsam im Leseverstärker (2) oder in der Treiberschaltung (3) mit einem Anschluß (22) für ein gemeinsames Versorgungspotential (GND) verbunden. Dadurch ist ein relativ schneller Potentialausgleich zwischen den Leitungen (BL1, PL1) möglich. Es kann dadurch eine unbeabsichtigte Veränderung des Speicherzelleninhalts infolge von Störspannungen vergleichsweise gering gehalten werden.
-
3.发明公开Intergrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen der Bitleitungsreferenzspannung 审中-公开集成存储器与位线参考电压和方法，用于产生所述位线参考电压
公开(公告)号：EP1137009A3
公开(公告)日：2001-12-05
申请号：EP01106086.0
申请日：2001-03-13
发明人： Böhm, Thomas , Manyoki, Zoltan , Esterl, Robert , Röhr, Thomas
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Bei einem insbesondere ferroelektrischen Halbleiter-Speicher mit einem differentiellen Schreib-/Leseverstärker (SA), der über Transfertransistoren (T) mit einem aus einer Bitleitung (BLi) und einer entsprechenden Referenzbitleitung (/BLi) bestehenden Bitleitungspaar verbunden ist zum Lesen und Schreiben von Daten aus und in den Speicherkondensator (MC), ist zur Steigerung der Genauigkeit der Bitleitungsreferenzspannung vorgesehen, dass eine Hauptreferenzbitleitung (/BL0) über ein Ladungs-Schaltelement (TL) mit einer Referenzspannung (VREF) verbunden ist, und dass zumindest eine weitere Referenzbitleitung (/BLi) über ein Ausgleichs-Schaltelement (TA) zum Ladungsausgleich zwischen den Referenzbitleitungen mit der Hauptreferenzbitleitung verbunden ist.
-
公开(公告)号：EP1148512A2
公开(公告)日：2001-10-24
申请号：EP01105035.8
申请日：2001-03-01
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Es wird ein Verfahren zum Betrieb eines integrierten Speichers beschrieben, der Speicherzellen (MC0; MC255) mit jeweils einem Auswahltransistor (T0, T255) und einem Speicherkondensator (C0, C255) mit ferroelektrischem Speichereffekt aufweist. Der Speicher enthält eine Plattenleitung (PL), die über eine Reihenschaltung des Auswahltransistors (T0) und des Speicherkondensators (C0) jeweiliger Speicherzellen (MC0) mit einer der Spaltenleitungen (BLt) verbunden ist. Ein Speicherzugriff wird nach dem sogenannten "Pulsed Plate Concept" durchgeführt. Der zeitliche Ablauf wird dabei so gesteuert, daß in einem Zugriffszyklus der Speicherkondensator (C0) der auszuwählenden Speicherzelle (MC0) jeweils um den gleichen Betrag aufgeladen und entladen wird. So wird eine durch Source-Drain-Leckströme von nicht aktivierten Auswahltransistoren verursachte Abschwächung oder Zerstörung der in den Speicherzellen gespeicherten Information vermieden.
摘要翻译： （; MC255 MC0）每一个都具有选择晶体管（T0，T255），并具有一个存储电容器（C0，C255）与铁电记忆效应一种用于操作，存储器单元描述的集成存储器的方法。 该存储器包括一个板线（PL），其通过选择晶体管（T0）和相应的存储器单元（MC0）与所述列线（BLT）中的一个的存储电容器（C0）的一个串联电路连接。 一个存储器存取根据“脉冲平板概念”进行。 被控制的定时，使得，在一个存取周期中，存储电容器（C0）将被选择的存储单元（MC0）以相同的量在每种情况下被充电和放电的。 因此，在引起未活化的选择晶体管的源极 - 漏极漏电流的存储器单元所存储的信息的弱化或破坏得以避免。
-
5.发明公开Schaltungsanordnung zum Ausgleich unterschiedlicher Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen 审中-公开的电路装置，以补偿在线路不同的电压在半导体集成电路设有
公开(公告)号：EP1168356A1
公开(公告)日：2002-01-02
申请号：EP01114211.4
申请日：2001-06-11
发明人： Esterl, Robert , Manyoki, Zoltan
摘要： Die Erfindung betrifft eine Schaltungsanordnung zum Ausgleich von unterschiedlichen Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen, bei der zwischen der Bitleitung und der Plateleitung ein Spannungsausgleichstransistor vorgesehen ist, der im Normalbetrieb der Halbleiterschaltung durch ein Steuersignal niederohmig schaltbar ist, um die unterschiedlichen Spannungen auf den Leitungen auszugleichen.
摘要翻译： 本发明涉及一种用于不同的张力的上线要素中的半导体集成电路，其中所述位线和所述板线，这是由控制信号的半导体电路的正常操作期间的低切换之间提供的电压补偿晶体管，用于补偿线路上的不同的电压的补偿的电路布置。
-
6.发明公开Intergrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen der Bitleitungsreferenzspannung 审中-公开集成存储器与位线参考电压和方法，用于产生所述位线参考电压
公开(公告)号：EP1137009A2
公开(公告)日：2001-09-26
申请号：EP01106086.0
申请日：2001-03-13
发明人： Böhm, Thomas , Manyoki, Zoltan , Esterl, Robert , Röhr, Thomas
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Bei einem insbesondere ferroelektrischen Halbleiter-Speicher mit einem differentiellen Schreib-/Leseverstärker (SA), der über Transfertransistoren (T) mit einem aus einer Bitleitung (BLi) und einer entsprechenden Referenzbitleitung (/BLi) bestehenden Bitleitungspaar verbunden ist zum Lesen und Schreiben von Daten aus und in den Speicherkondensator (MC), ist zur Steigerung der Genauigkeit der Bitleitungsreferenzspannung vorgesehen, dass eine Hauptreferenzbitleitung (/BL0) über ein Ladungs-Schaltelement (TL) mit einer Referenzspannung (VREF) verbunden ist, und dass zumindest eine weitere Referenzbitleitung (/BLi) über ein Ausgleichs-Schaltelement (TA) zum Ladungsausgleich zwischen den Referenzbitleitungen mit der Hauptreferenzbitleitung verbunden ist.
摘要翻译： 主参考位线经由充电开关元件连接到一个基准电压：例如p沟道晶体管。 至少一个另外的参考位线经由用于补偿的开关元件连接到所述主基准位线等于伊辛所述参考位线之间的电荷。 该参考电压是由参考电压源提供的。 主要参考位线经由用于补偿电荷均衡三个开关元件连接到三个另外的参考位线。 所述补偿开关元件可以串联连接。 因此产生对参考位线的参考电压的方法，其特征。
-
公开(公告)号：EP1136900A1
公开(公告)日：2001-09-26
申请号：EP01103969.0
申请日：2001-02-19
IPC分类号： G05F3/24
CPC分类号： G05F3/242
摘要： Die Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette (A) aus in Reihe geschalteten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N), die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung (V IN ) anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind, und ist dadurch gekennzeichnet, dass eine zweite Kette (B) aus zu den ersten MOS-Transistoren (N0-N4) komplementären in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, und die MOS-Transistoren der ersten Kette (A) so mit den MOS-Transistoren der zweiten Kette (B) verbunden sind, dass jede MOS-Transistorkette (A, B) die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette (B, A) erzeugt.
摘要翻译： 分压器包括具有类似尺寸和类似栅极 - 源极电压并且在线性区域中工作的串联连接的n型MOS晶体管（N0-N4）的第一链（A）。 要分割的电压施加到链的端部，并且分压电压在各个源极端可用。 与第一晶体管互补的MOS晶体管（P0-P4）的第二链（B）具有与第一链相同的尺寸和数量。 第一链的晶体管连接到第二链的晶体管。 每个晶体管链（A，B）产生其他晶体管链（B，A）的栅极 - 源极偏置电压。
-
8.发明公开Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt 有权具有铁电存储器效应的存储单元的集成半导体存储器
公开(公告)号：EP1126470A2
公开(公告)日：2001-08-22
申请号：EP01100917.2
申请日：2001-01-16
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Ein integrierter Halbleiterspeicher weist Speicherzellen (MC) mit ferroelektrischem Speichereffekt auf, die zu Einheiten von Spaltenleitungen (BL1, BL2) und Zeilenleitungen (WL1, WL2) zusammengefaßt sind. Die Speicherzellen (MC) sind jeweils zwischen eine der Spaltenleitungen (BL1) und eine Ladeleitung (PL1) geschaltet. Die Spaltenleitung (BL1) ist an einen Leseverstärker (2) angeschlossen, an dem ein Ausgangssignal (S21) abgreifbar ist, die Ladeleitung (PL1) ist mit einer Treiberschaltung (3) verbunden, durch die die Ladeleitung (PL1) an einem vorgegebenen Potential (V1, GND) anliegt. Die Spaltenleitung (BL1) und die Ladeleitung (PL1) sind in einer inaktiven Betriebsart gemeinsam im Leseverstärker (2) oder in der Treiberschaltung (3) mit einem Anschluß (22) für ein gemeinsames Versorgungspotential (GND) verbunden. Dadurch ist ein relativ schneller Potentialausgleich zwischen den Leitungen (BL1, PL1) möglich. Es kann dadurch eine unbeabsichtigte Veränderung des Speicherzelleninhalts infolge von Störspannungen vergleichsweise gering gehalten werden.
摘要翻译： 一种集成的半导体存储器具有存储单元（MC）与铁电体存储器的效果，这在列线（BL1，BL2）和行线（WL1，WL2）单元进行了总结。 的存储单元（MC）是各列线（BL1）和充电线（PL1）连接中的一个之间。 列线（BL1）连接到感测放大器（2），其输出信号（S21）可以拾取，充电线（PL1）被连接到一个驱动电路（3），通过该充电线（PL1）为预定电位（ V1，GND）施加。 列线（BL1）和充电线（PL1）连接在读出放大器（2）中共同的非活动模式或在具有用于公共电源电位（GND）的端子（22）（3），所述驱动电路。 由此，线（BL1，PL1）之间的相对更快的电位均衡是可能的。 它可以被保持在存储单元中的内容的非预期的变化，由于干扰电压相对较低。
-
-
-
-
-
-
-
搜索结果
8 条记录 (耗时 0.011 秒)
