L'invention est relative à un processeur comprenant un bus de données de N bits configuré pour accéder à une mémoire ; une unité centrale de traitement (CPU) connectée au bus de données ; un coprocesseur couplé à l'unité centrale, comprenant des registres de travail (V) de N bits ; une unité de traitement d'instructions dans l'unité centrale, configurée pour, en réponse à une instruction machine de lecture-dispersion reçue par l'unité centrale, accéder en lecture à une adresse mémoire et déléguer au coprocesseur le traitement du mot correspondant (W) de N bits arrivant sur le bus de données ; une unité de commande de registres dans le coprocesseur, configurée par l'unité centrale en réponse à l'instruction de lecture-dispersion, pour diviser le mot (W) arrivant sur le bus de données en K segments et écrire les K segments à une même position dans K registres respectifs (V0-V3), la position et les registres étant désignés par l'instruction de lecture-dispersion.