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公开(公告)号：EP3174255A1
公开(公告)日：2017-05-31
申请号：EP16197547.9
申请日：2016-11-07
申请人： Kalray
IPC分类号： H04L12/819
CPC分类号： H04L67/146 , H04L41/0896 , H04L43/0894 , H04L47/215
摘要： L'invention est relative à un limiteur de débit d'une transmission de données selon la technique du seau à jetons, comprenant un compteur de jetons (10) configuré pour être incrémenté à une cadence déterminant le débit moyen de la transmission ; un diviseur de fréquence (12') connecté pour commander l'incrémentation du compteur de jetons à partir d'une horloge (CK), le diviseur ayant un taux de division entier (N) ; et un modulateur (14) configuré pour alterner le taux de division entre deux entiers différents (N, N+1) de manière à faire tendre le débit moyen résultant vers un débit programmé entre deux débits correspondant respectivement aux deux entiers.
摘要翻译： 本发明涉及一种传输数据的限流器根据令牌桶的技术中，包括被配置以一定的速率确定所述传输的平均速率将递增一个令牌计数器（10）; 连接到来自一个时钟（CK）控制计数器芯片的递增的分频器（12“），其具有（N）的整数分频比的分频器; 并且被配置为调制器（14）可切换的分频比两个不同的整数（N，N + 1）之间，以便张力导致流至两个流动速率之间的编程流速介质分别对应于两个整数。
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公开(公告)号：EP2950214A2
公开(公告)日：2015-12-02
申请号：EP15167605.3
申请日：2015-05-13
申请人： Kalray
IPC分类号： G06F9/52
CPC分类号： G06F9/522
摘要： L'invention est relative à un procédé de synchronisation de processus parallèles, comprenant les étapes consistant à répartir plusieurs fils d'exécution d'un programme entre des unités de traitement (PUO... PU3) ; configurer un registre de synchronisation (20') dans chaque unité de traitement de sorte que son contenu soit écrasé seulement par des bits qui sont à 1 dans des mots écrits dans le registre de synchronisation ; et attribuer une position de bit distincte des registres de synchronisation à chaque fil d'exécution. Lorsqu'un fil d'exécution courant d'une unité de traitement courante a atteint un point de synchronisation, l'unité de traitement courante écrit dans les registres de synchronisation de toutes les unités de traitement un mot dans lequel la position de bit attribuée au fil d'exécution courant est à 1, et suspend le fil d'exécution courant. Lorsque tous les bits attribués aux fils d'exécution sont à 1 dans le registre de synchronisation d'une unité de traitement courante, l'exécution des fils de programme suspendus est reprise dans l'unité de traitement courante, et le registre de synchronisation de l'unité de traitement courante est réinitialisé.
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3.发明公开
公开(公告)号：EP3846029A1
公开(公告)日：2021-07-07
申请号：EP20212471.5
申请日：2020-12-08
申请人： Kalray
摘要： L'invention est relative à un processeur ayant plusieurs anneaux de protection (PL) et comprenant un système de gestion d'anneaux de protection (BCU) dans lequel les attributions d'exceptions ou de ressources privilégiées à des anneaux de protection sont définies par une table programmable (REO).
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4.发明公开INSTRUCTION ATOMIQUE DE PORTÉE LOCALE LIMITÉE À UN NIVEAU DE CACHE INTERMÉDIAIRE 审中-公开原子本地范围说明有限中间缓存级别
公开(公告)号：EP3217288A1
公开(公告)日：2017-09-13
申请号：EP17157413.0
申请日：2017-02-22
申请人： Kalray
IPC分类号： G06F12/0804 , G06F12/0811 , G06F12/0815 , G06F9/30
CPC分类号： G06F12/1475 , G06F9/3004 , G06F12/0804 , G06F12/0811 , G06F12/0815 , G06F12/0862 , G06F2212/1052 , G06F2212/283 , G06F2212/602 , G06F2212/621
摘要： L'invention concerne un procédé de mise à jour d'une variable partagée entre plusieurs coeurs de processeur. Les étapes suivantes sont mises en oeuvre à l'exécution dans un des coeurs d'une instruction atomique de lecture-modification-écriture de portée locale (AFA) avec comme paramètre l'adresse mémoire (al) de la variable partagée : réaliser les opérations de l'instruction atomique dans une ligne de cache (L(al)) attribuée à l'adresse mémoire ; et verrouiller la ligne de cache localement (LCK) tout en autorisant un accès à la variable partagée à des coeurs connectés à une autre mémoire cache de même niveau pendant l'exécution de l'instruction atomique de portée locale.
摘要翻译： 本发明涉及一种用于更新在几个处理器内核之间共享的变量的方法。 在本地范围读取 - 修改 - 写入原子指令（AFA）的一个核心中执行以下步骤，其中共享变量的内存地址（al）为参数：执行操作 在分配给存储器地址的高速缓存行（L（a1））中的原子指令; 并在本地锁定高速缓存行（LCK），同时允许在执行本地范围原子指令期间访问连接到同一级别另一个高速缓存的共享变量的内核。
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公开(公告)号：EP3174255B1
公开(公告)日：2019-08-14
申请号：EP16197547.9
申请日：2016-11-07
申请人： Kalray
IPC分类号： H04L12/819
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公开(公告)号：EP2950214A3
公开(公告)日：2016-03-23
申请号：EP15167605.3
申请日：2015-05-13
申请人： Kalray
IPC分类号： G06F9/52
CPC分类号： G06F9/522
摘要： L'invention est relative à un procédé de synchronisation de processus parallèles, comprenant les étapes consistant à répartir plusieurs fils d'exécution d'un programme entre des unités de traitement (PUO... PU3) ; configurer un registre de synchronisation (20') dans chaque unité de traitement de sorte que son contenu soit écrasé seulement par des bits qui sont à 1 dans des mots écrits dans le registre de synchronisation ; et attribuer une position de bit distincte des registres de synchronisation à chaque fil d'exécution. Lorsqu'un fil d'exécution courant d'une unité de traitement courante a atteint un point de synchronisation, l'unité de traitement courante écrit dans les registres de synchronisation de toutes les unités de traitement un mot dans lequel la position de bit attribuée au fil d'exécution courant est à 1, et suspend le fil d'exécution courant. Lorsque tous les bits attribués aux fils d'exécution sont à 1 dans le registre de synchronisation d'une unité de traitement courante, l'exécution des fils de programme suspendus est reprise dans l'unité de traitement courante, et le registre de synchronisation de l'unité de traitement courante est réinitialisé.
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7.发明公开
公开(公告)号：EP4254176A1
公开(公告)日：2023-10-04
申请号：EP23163156.5
申请日：2023-03-21
申请人： Kalray
IPC分类号： G06F9/30
摘要： The invention relates to a processor core including an N-bit system memory interface; a register file comprising a plurality of general purpose registers ($r) of capacity less than N bits; a set of N-bit vector registers ($a); in its instruction set, a register manipulation instruction (VLOAD, VALIGN) executable with the following parameters: a) a value (BLTF) defining in the set of vector registers a buffer area formed by a plurality of consecutive vector registers, and b) a reference to a first general purpose register ($rV), the first general purpose register containing an index (idx) identifying a vector register ($a(B+idx)) within the buffer area; and an execution unit (10, 20) configured to, upon execution of a register manipulation instruction, read or write, in one cycle, N bits in a vector register identified from the value defining the buffer area and the index contained in the first general purpose register ($rV).
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公开(公告)号：EP4024237A1
公开(公告)日：2022-07-06
申请号：EP21217521.0
申请日：2021-12-23
申请人： Kalray
IPC分类号： G06F17/16
摘要： A method is disclosed for block processing two matrices stored in a same shared memory, one ([a]) being stored by rows and the other ([b]) being stored by columns, using a plurality of processing elements (PE), where each processing element (PE0) is connected to the shared memory by a respective N-bit access and to a first adjacent processing element (PE1) by a bidirectional N-bit point-to-point link. The method comprising the following steps carried out in one processor instruction cycle: receiving (LV) in the processing elements (PE0-PE3) respective different N-bit segments of a same one of the two matrices ([b]) by the respective memory accesses; and exchanging (SEND.PE1, RECV.PE1) with the first adjacent processing element (PE1), by means of the point-to-point link, N-bit segments of a first ([a]) of the two matrices which were received in the adjacent processing elements (PE0, PE1) in a previous instruction cycle.
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公开(公告)号：EP4024199A1
公开(公告)日：2022-07-06
申请号：EP21217517.8
申请日：2021-12-23
申请人： Kalray
IPC分类号： G06F7/483
摘要： L'invention concerne un procédé de traitement de données par un processeur, le procédé comprenant des étapes consistant à : recevoir par le processeur, une instruction comprenant un code d'operateur associé à trois références de registres contenant des opérandes de multiplication (a1, b1, a2, b2), un opérande d'addition (c) et un résultat (rs) d'opérateur, le code d'opérateur désignant un opérateur (OP) configuré pour calculer des produits de paires d'opérandes de multiplication et additionner les produits avec l'opérande d'addition, décoder l'instruction par un décodeur d'instructions du processeur, pour déterminer l'opérateur à exécuter et les registres contenant les opérandes à fournir à l'opérateur et le résultat de l'opérateur, exécuter l'opérateur par un circuit de calcul arithmétique du processeur, appliqué aux opérandes dans les registres désignés par les références de registres, et charger le résultat (rs) de l'opérateur dans le registre désigné pour recevoir le résultat.
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公开(公告)号：EP3671488A1
公开(公告)日：2020-06-24
申请号：EP19214860.9
申请日：2019-12-10
申请人： Kalray
IPC分类号： G06F17/16
摘要： L'invention est relative à un processeur comprenant un bus de données de N bits configuré pour accéder à une mémoire ; une unité centrale de traitement (CPU) connectée au bus de données ; un coprocesseur couplé à l'unité centrale, comprenant des registres de travail (V) de N bits ; une unité de traitement d'instructions dans l'unité centrale, configurée pour, en réponse à une instruction machine de lecture-dispersion reçue par l'unité centrale, accéder en lecture à une adresse mémoire et déléguer au coprocesseur le traitement du mot correspondant (W) de N bits arrivant sur le bus de données ; une unité de commande de registres dans le coprocesseur, configurée par l'unité centrale en réponse à l'instruction de lecture-dispersion, pour diviser le mot (W) arrivant sur le bus de données en K segments et écrire les K segments à une même position dans K registres respectifs (V0-V3), la position et les registres étant désignés par l'instruction de lecture-dispersion.
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