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发明专利
JPWO2017119090A1 バッファ回路及び半導体装置 审中-公开

  • 专利标题： バッファ回路及び半導体装置
  • 专利标题（英）： JPWO2017119090A1 - Buffer circuit and semiconductor device
  • 申请号： JP2017559983
    申请日： 2016-01-07
  • 公开(公告)号： JPWO2017119090A1
    公开(公告)日： 2018-03-08
  • 发明人: 吉田 健太郎
  • 申请人： 三菱電機株式会社
  • 申请人地址： 東京都千代田区丸の内二丁目7番3号
  • 专利权人： 三菱電機株式会社
  • 当前专利权人： 三菱電機株式会社
  • 当前专利权人地址： 東京都千代田区丸の内二丁目7番3号
  • 代理商 吉竹 英俊; 有田 貴弘
  • 优先权： JP2016050291 2016-01-07
  • 主分类号： H03K17/56
  • IPC分类号： H03K17/56 ;  H02M1/08
バッファ回路及び半導体装置
摘要：
コンプリメンタリSEPP回路を安定して動作可能な技術を提供することを目的とする。コンプリメンタリSEPP回路をなすNPNトランジスタQ1及びPNPトランジスタQ2と、第1抵抗及び第2抵抗と、一端が半導体スイッチング素子3のゲートと接続され、他端がNPNトランジスタQ1のベースと接続された第1負荷素子と、一端が半導体スイッチング素子3のゲートと接続され、他端がPNPトランジスタQ2のベースと接続された第2負荷素子とを備える。
摘要（英）：

And to provide an operable technique complementary SEPP circuit stably. An NPN transistor Q1 and PNP transistor Q2 which form a complementary SEPP circuit, a first resistor and a second resistor, one end is connected to the gate of the semiconductor switching element 3, a first load to which the other end is connected to the base of NPN transistor Q1 comprising an element, one end connected to the gate of the semiconductor switching element 3, and a second load element whose other end is connected to the base of the PNP transistor Q2.

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