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发明申请
US20080169842A1 DESIGN STRUCTURE TO REDUCE POWER CONSUMPTION WITHIN A CLOCK GATED SYNCHRONOUS CIRCUIT AND CLOCK GATED SYNCHRONOUS CIRCUIT 失效
在时钟门控同步电路和时钟门控同步电路中降低功耗的设计结构

  • 专利标题： DESIGN STRUCTURE TO REDUCE POWER CONSUMPTION WITHIN A CLOCK GATED SYNCHRONOUS CIRCUIT AND CLOCK GATED SYNCHRONOUS CIRCUIT
  • 专利标题（中）： 在时钟门控同步电路和时钟门控同步电路中降低功耗的设计结构
  • 申请号： US11850745
    申请日： 2007-09-06
  • 公开(公告)号： US20080169842A1
    公开(公告)日： 2008-07-17
  • 发明人: Tobias Gemmeke , Jens Leenstra , Jochen Preiss
  • 申请人： Tobias Gemmeke , Jens Leenstra , Jochen Preiss
  • 优先权： DE07100538.3 20070115
  • 主分类号： H03K19/00
  • IPC分类号： H03K19/00
DESIGN STRUCTURE TO REDUCE POWER CONSUMPTION WITHIN A CLOCK GATED SYNCHRONOUS CIRCUIT AND CLOCK GATED SYNCHRONOUS CIRCUIT
摘要：
A design structure to reduce power consumption within a clock gated synchronous circuit, said synchronous circuit comprising at least two successive stages, wherein each stage if activated propagates a data signal cycle by cycle to a succeeding stage the two successive stages comprising at least a control register, a data register and a local clock buffer (LCB) each, wherein each stage if activated propagates a data signal stored within the data register cycle by cycle to a data register of a succeeding stage.
摘要（中）：

一种用于降低时钟门控同步电路内的功耗的设计结构，所述同步电路包括至少两个连续级，其中每个级如果被激活，则逐周期地将数据信号周期传播到后级，所述两个连续级包括至少一个控制寄存器 ，数据寄存器和本地时钟缓冲器（LCB），其中每个级如果被激活，则将周期内存储的数据信号周期传播到后级的数据寄存器。

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