发明授权
US06963992B1 Method and apparatus to generate clock and control signals for over-clocking recovery in a PLL
失效
生成时钟和控制信号的方法和装置，用于PLL中的超频恢复
- 专利标题： Method and apparatus to generate clock and control signals for over-clocking recovery in a PLL
- 专利标题（中）： 生成时钟和控制信号的方法和装置，用于PLL中的超频恢复
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申请号： US09672395申请日： 2000-09-28
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公开(公告)号： US06963992B1公开(公告)日： 2005-11-08
- 发明人: Paul Lap Tak Cheng , Kuang-Yu Chen , Frank Hwang , Hueng-Cheng Eric Chen , Hyunbae Kim
- 申请人： Paul Lap Tak Cheng , Kuang-Yu Chen , Frank Hwang , Hueng-Cheng Eric Chen , Hyunbae Kim
- 申请人地址： US CA San Jose
- 专利权人： Cypress Semiconductor Corp.
- 当前专利权人： Cypress Semiconductor Corp.
- 当前专利权人地址： US CA San Jose
- 代理商 Christopher P. Maiorana, PC
- 主分类号： G06F1/04
- IPC分类号： G06F1/04 ; G06F1/06 ; G06F1/08
摘要：
An apparatus comprising a circuit that may be configured to (i) change a frequency of one or more first signals in response to a second signal and (ii) generate a third signal in response to either the second signal or a predetermined time period expiring.
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