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发明授权
US07009423B1 Programmable I/O interfaces for FPGAs and other PLDs 有权
用于FPGA和其他PLD的可编程I / O接口

Programmable I/O interfaces for FPGAs and other PLDs
摘要：
A programmable logic device (PLD), such as a field programmable gate array (FPGA) has a logic core surrounded on one or more sides by an input/output (I/O) interface having one or more programmable I/O buffers (PIBs). At least one PIB can be programmed to perform two or more of (a) a pass-through data input mode, (b) an input register mode; (c) a double data rate (DDR) input mode, (d) one or more demux input modes, (e) one or more DDR demux input modes. In addition or alternatively, at least one PIB can be programmed to perform two or more of (a) a pass-through data output mode, (b) an output register mode, (c) a DDR output mode, (d) one or more mux output modes, and (e) one or more DDR mux output modes. As such, devices of the present invention are flexible enough to support both low-rate and high-rate interface applications, while efficiently using device resources.
摘要（中）：

诸如现场可编程门阵列（FPGA）的可编程逻辑器件（PLD）具有通过具有一个或多个可编程I / O缓冲器（PIB）的输入/输出（I / O）接口在一侧或多侧上包围的逻辑核 ）。 至少一个PIB可以被编程为执行（a）直通数据输入模式，（b）输入寄存器模式中的两个或更多个; （c）双数据速率（DDR）输入模式，（d）一个或多个解复用器输入模式，（e）一个或多个DDR解复用器输入模式。 另外或替代地，至少一个PIB可被编程为执行（a）直通数据输出模式，（b）输出寄存器模式，（c）DDR输出模式，（d）一个或多个 更多多路输出模式，（e）一个或多个DDR多路复用器输出模式。 因此，本发明的设备足够灵活，以支持低速率和高速率的接口应用，同时有效地利用设备资源。

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