Invention Application
- Patent Title: 반도체 패키지 및 그 제조 방법
- Patent Title (English): Semiconductor package and method for manufacturing same
- Patent Title (中): 半导体封装及其制造方法
-
Application No.: PCT/KR2012/002625Application Date: 2012-04-06
-
Publication No.: WO2013147358A1Publication Date: 2013-10-03
- Inventor: 소흐세이 헤안 , 시에우유엔 지엔 , 웡쳥 웨이 , 소흐시에우 분 , 첸하우양
- Applicant: 주식회사 네패스 , 소흐세이 헤안 , 시에우유엔 지엔 , 웡쳥 웨이 , 소흐시에우 분 , 첸하우양
- Applicant Address: 369-834 충북 음성군 삼성면 용성리 74-10, Chungbuk KR
- Assignee: 주식회사 네패스,소흐세이 헤안,시에우유엔 지엔,웡쳥 웨이,소흐시에우 분,첸하우양
- Current Assignee: 주식회사 네패스,소흐세이 헤안,시에우유엔 지엔,웡쳥 웨이,소흐시에우 분,첸하우양
- Current Assignee Address: 369-834 충북 음성군 삼성면 용성리 74-10, Chungbuk KR
- Agency: 전용준
- Priority: KR10-2012-0033166 20120330
- Main IPC: H01L21/60
- IPC: H01L21/60 ; H01L23/48
Abstract:
본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 도전 부재를 준비하는 단계; 도전 부재의 일부 영역을 제거하여 평면부 및 평면부로부터 돌출된 돌출부를 형성하는 단계; 도전 부재와 반도체 칩을 배치하고, 반도체 칩과 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계; 밀봉 부재로부터 도전 부재의 돌출부를 노출하여 관통 배선을 형성하는 단계; 관통 배선과 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계;를 포함한다.
Information query
IPC分类:
