公开(公告)号：WO2013147358A1

公开(公告)日：2013-10-03

申请号：PCT/KR2012/002625

申请日：2012-04-06

Applicant: 주식회사 네패스 ,  소흐세이 헤안 ,  시에우유엔 지엔 ,  웡쳥 웨이 ,  소흐시에우 분 ,  첸하우양

Inventor： 소흐세이 헤안 ,  시에우유엔 지엔 ,  웡쳥 웨이 ,  소흐시에우 분 ,  첸하우양

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/5389 ,  H01L21/02068 ,  H01L21/31053 ,  H01L21/32115 ,  H01L21/3213 ,  H01L21/486 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/768 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/5384 ,  H01L23/5386 ,  H01L24/13 ,  H01L24/19 ,  H01L24/20 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/68304 ,  H01L2221/68359 ,  H01L2221/68368 ,  H01L2221/68377 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/2101 ,  H01L2224/211 ,  H01L2224/215 ,  H01L2224/82106 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2924/01029 ,  H01L2924/01013 ,  H01L2224/19 ,  H01L2924/014 ,  H01L2924/00

Abstract: 본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 도전 부재를 준비하는 단계; 도전 부재의 일부 영역을 제거하여 평면부 및 평면부로부터 돌출된 돌출부를 형성하는 단계; 도전 부재와 반도체 칩을 배치하고, 반도체 칩과 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계; 밀봉 부재로부터 도전 부재의 돌출부를 노출하여 관통 배선을 형성하는 단계; 관통 배선과 반도체 칩을 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계;를 포함한다.

Abstract translation: 本发明提供一种制造半导体封装的方法，其包括在制造过程中精确地并且具有低缺陷率的连接布线。 根据本发明的一个实施例的制造半导体封装的方法包括以下步骤：制备导电构件; 去除所述导电构件的一部分以形成从所述平坦部分突出的平坦部分和突出部分; 布置导电构件和半导体芯片，并且形成用于密封半导体芯片和导电构件的密封构件; 使导电部件的突出部通过密封部件露出，形成连接配线; 形成将所述连接布线与所述半导体芯片电连接的重新布线图案层; 以及形成与重新布线图案层电连接的外部连接构件。

公开(公告)号：WO2013147359A1

公开(公告)日：2013-10-03

申请号：PCT/KR2012/002626

申请日：2012-04-06

Applicant: 주식회사 네패스 ,  소흐세이 헤안 ,  시에우유엔 지엔 ,  웡쳥 웨이 ,  소흐시에우 분 ,  첸하우양

Inventor： 소흐세이 헤안 ,  시에우유엔 지엔 ,  웡쳥 웨이 ,  소흐시에우 분 ,  첸하우양

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L23/49827 ,  H01L21/486 ,  H01L21/563 ,  H01L21/6835 ,  H01L23/49816 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L2221/68359 ,  H01L2221/68368 ,  H01L2221/68377 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/81424 ,  H01L2224/81447 ,  H01L2224/81815 ,  H01L2224/831 ,  H01L2924/00014 ,  H01L2924/014

Abstract: 본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 도전 부재를 준비하는 단계; 도전 부재의 일부 영역을 제거하여 평면부 및 평면부로부터 돌출된 돌출부를 형성하는 단계; 도전 부재를 밀봉하는 밀봉 부재를 형성하는 단계; 밀봉 부재의 일부를 제거하여 밀봉 부재로부터 도전 부재의 돌출부를 노출하여 관통 배선을 형성하는 단계; 관통 배선 상에 관통 배선과 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 재배선 패턴층 상에 반도체 칩을 실장하는 단계; 및 관통 배선에 전기적으로 연결된 외측 연결 부재를 형성하는 단계;를 포함한다.

Abstract translation: 本发明提供一种制造半导体封装的方法，该半导体封装包括在制造工艺中精确且具有低缺陷率的通过布线。 根据本发明的一个实施例的半导体封装的制造方法包括以下步骤：制备导电部件; 去除所述导电构件的一部分以形成从所述平坦部分突出的平坦部分和突出部分; 形成用于密封所述导电构件的密封构件; 去除所述密封构件的一部分以通过所述密封构件露出所述导电构件的突出部分，并形成所述通孔布线; 在所述贯通布线上形成电连接到所述贯通布线的再布线图案层; 将半导体芯片安装在重新布线图案层上; 以及形成电连接到所述通孔的外部连接构件。

公开(公告)号：WO2013065895A1

公开(公告)日：2013-05-10

申请号：PCT/KR2011/009049

申请日：2011-11-25

Applicant: 주식회사 네패스 ,  소흐세이 헤안 ,  시에우유엔 지엔 ,  권용태

Inventor： 소흐세이 헤안 ,  시에우유엔 지엔 ,  권용태

IPC: H01L23/48 ,  H01L23/12 ,  H01L21/78

CPC classification number: H01L24/96 ,  H01L21/568 ,  H01L23/49816 ,  H01L23/49861 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/24 ,  H01L24/82 ,  H01L24/97 ,  H01L25/105 ,  H01L2224/12105 ,  H01L2224/24175 ,  H01L2224/73267 ,  H01L2225/1035 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2924/00

Abstract: 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지에 관해 개시한다. 이를 위해 본 발명은 팬 아웃 구조의 반도체 패키지를 구현하기 위해 리드프레임을 반도체 칩 외곽에 설치한다. 따라서 리드프레임을 신호리드를 이용하여 이를 평면적, 입체적으로 이용하여 복잡한 회로 디자인을 단순화시켜 메탈층의 형성 층수를 줄이고, 리드프레임을 반도체 패키지 내부에서 평면형 연결단자 혹은 입체적으로 수직형 연결단자로 활용할 수 있다.

Abstract translation: 公开了一种使用引线框架制造扇出半导体封装的方法，以及用于其的半导体封装和封装封装。 为此，在本发明的方法中，为了实现扇出半导体封装结构，引线框安装在半导体芯片的周边。 因此，为了简化复杂的电路设计并减少形成的金属层的数量，使用信号引线以便二维和三维地使用引线框架。 引线框架可用作半导体封装内的平面型连接端子或三维垂直型连接端子。