本技術の一実施の形態のメモリ装置は、行列状に配置された複数のメモリセルと、各メモリセルの一端に接続された複数の行配線と、各メモリセルの他端に接続された複数の列配線と、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている。