公开(公告)号：CN118866851A

公开(公告)日：2024-10-29

申请号：CN202410468516.2

申请日：2024-04-18

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  洪元赫 ,  朴判济 ,  徐康一

IPC: H01L23/48 ,  H01L23/528 ,  H01L21/768

Abstract: 提供了集成电路装置及其形成方法。所述集成电路装置可以包括：晶体管，包括基底上的源极/漏极区域；背侧电源轨，与源极/漏极区域间隔开；以及电源接触件，在源极/漏极区域与背侧电源轨之间，并且将源极/漏极区域电连接到背侧电源轨。基底可以在源极/漏极区域与背侧电源轨之间，并且源极/漏极区域的宽度方向上的中心线相对于电源接触件的宽度方向上的中心线成角度。

公开(公告)号：CN117747539A

公开(公告)日：2024-03-22

申请号：CN202311210836.X

申请日：2023-09-18

Applicant: 三星电子株式会社

Inventor： 李钟振 ,  金泰善 ,  洪元赫 ,  尹承灿 ,  徐康一

IPC: H01L21/768 ,  H01L21/82 ,  H01L27/02

Abstract: 提供了集成电路器件和形成其的方法。该方法可以包括：提供衬底结构，衬底结构包括衬底、底部绝缘体、以及在衬底和底部绝缘体之间的半导体区，半导体区在第一方向上延伸；在底部绝缘体上形成第一初步晶体管结构和第二初步晶体管结构，其中底部绝缘体可以包括第一部分和第二部分以及在第一部分和第二部分之间的第三部分，第一初步晶体管结构和第二初步晶体管结构分别与第一部分和第二部分重叠；用底部半导体层替换底部绝缘体的第三部分；在第一初步晶体管结构和第二初步晶体管结构之间形成源极/漏极区；用背面绝缘体替换衬底和半导体区；在背面绝缘体中形成电源接触，其中源极/漏极区可以与电源接触重叠；以及形成电源轨。

公开(公告)号：CN116960164A

公开(公告)日：2023-10-27

申请号：CN202310449600.5

申请日：2023-04-24

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  白在职 ,  曹健浩 ,  洪炳鹤 ,  徐康一

IPC: H01L29/49 ,  H01L27/092

Abstract: 提供了一种多堆叠半导体器件，其包括：衬底；下场效应晶体管，其中下沟道结构被包括下功函数金属层和下栅电极的下栅极结构围绕；以及上场效应晶体管，其中上沟道结构被包括上功函数金属层和上栅电极的上栅极结构围绕，其中下栅电极和上栅电极中的每个包括金属或金属化合物，以及其中下栅电极包括多晶硅(poly‑Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

公开(公告)号：CN116093081A

公开(公告)日：2023-05-09

申请号：CN202211324392.8

申请日：2022-10-27

Applicant: 三星电子株式会社

Inventor： 洪炳鹤 ,  黄寅灿 ,  尹承灿 ,  朴孝恩 ,  徐康一

IPC: H01L23/64 ,  H10N97/00

Abstract: 提供了集成电路器件的电阻器结构及其形成方法。电阻器结构可以包括：基板；上半导体层，可在垂直方向上与基板间隔开；下半导体层，可在基板和上半导体层之间；以及第一电阻器接触和第二电阻器接触，可在水平方向上彼此间隔开。上半导体层、下半导体层和基板的一部分中的至少一个可以接触第一电阻器接触和第二电阻器接触。

公开(公告)号：CN113013161A

公开(公告)日：2021-06-22

申请号：CN202011451732.4

申请日：2020-12-10

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  韩东焕

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件包括：基板，包括第一区域和第二区域；第一晶体管，在第一区域上，并包括从第一区域突出的第一半导体图案、覆盖第一半导体图案的上表面和侧壁的第一栅极结构、在第一栅极结构的相反侧且在第一半导体图案上的第一源极/漏极层，第一源极/漏极层的上表面比第一栅极结构的最上表面更靠近基板；以及第二晶体管，在第二区域上并包括从第二区域突出的第二半导体图案、覆盖第二半导体图案的侧壁的第二栅极结构、在第二半导体图案下面的第二源极/漏极层以及在第二半导体图案上的第三源极/漏极层，其中第一区域的上表面低于第二区域的上表面。

公开(公告)号：CN120035216A

公开(公告)日：2025-05-23

申请号：CN202411579399.3

申请日：2024-11-07

Applicant: 三星电子株式会社

Inventor： 朴金锡 ,  尹承灿 ,  徐康一

IPC: H10D84/85 ,  H10D84/03

Abstract: 提供了晶体管器件和形成晶体管器件的方法。晶体管器件包括衬底和衬底上的晶体管堆叠。晶体管堆叠包括下晶体管和在下晶体管的顶部上的上晶体管。此外，晶体管器件包括在上晶体管和下晶体管之间的半导体间隔物。

公开(公告)号：CN119364848A

公开(公告)日：2025-01-24

申请号：CN202410955189.3

申请日：2024-07-17

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  白在职 ,  徐康一

IPC: H10D84/83 ,  H10D84/03

Abstract: 提供了一种三维(3D)堆叠半导体器件及其制造方法。该3D堆叠半导体器件包括：连接到第一沟道结构的第一源极/漏极区；以及第二源极/漏极区，在第一源极/漏极区上方，连接到在第一沟道结构上方的第二沟道结构，其中第二沟道结构在沟道长度方向上具有比第一沟道结构小的长度，在沟道长度方向上第二源极/漏极区通过第二沟道结构连接到第三源极/漏极区。

公开(公告)号：CN118366991A

公开(公告)日：2024-07-19

申请号：CN202410026530.7

申请日：2024-01-08

Applicant: 三星电子株式会社

Inventor： 白在职 ,  尹承灿 ,  徐康一

IPC: H01L27/092 ,  H01L21/8238

Abstract: 提供了一种包括单个基板上的多个三维堆叠场效应晶体管(3DSFET)的3DSFET器件和制造其的方法，其中，每个3DSFET包括：被第一栅极结构围绕的第一沟道结构；以及被第二栅极结构围绕的第二沟道结构，第二沟道结构提供在第一沟道结构上，以及其中，在至少一个3DSFET中，第一栅极结构通过阻挡层与第二栅极结构隔离，阻挡层包括包含钽的电介质材料。

公开(公告)号：CN117637754A

公开(公告)日：2024-03-01

申请号：CN202311090886.9

申请日：2023-08-28

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  宋胜旼 ,  郑明勋 ,  朴金锡 ,  徐康一

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开提供了包括集成绝缘体的集成电路器件及其形成方法。一种集成电路器件可以包括在基板上的上晶体管。上晶体管可以包括上沟道区。集成电路器件还可以包括在基板和上晶体管之间的下晶体管。下晶体管可以包括下沟道区。集成电路器件还可以包括在下沟道区和上沟道区之间的集成绝缘体。集成绝缘体可以包括外层和在外层中的内层，其中内层和外层包括不同的材料。

公开(公告)号：CN112951823A

公开(公告)日：2021-06-11

申请号：CN202011274769.4

申请日：2020-11-13

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  韩东焕

IPC: H01L27/06 ,  H01L21/8232 ,  H01L21/8252

Abstract: 一种半导体器件包括：第一结构，第一结构包括：第一半导体图案，从衬底突出，第一半导体图案是沟道；第一导电图案，围绕第一半导体图案，第一导电图案是栅电极；第一杂质区，位于第一半导体图案下方，第一杂质区接触第一半导体图案，第一杂质区为源极区或漏极区；以及第二杂质区，接触第一半导体图案，第二杂质区是源极区或漏极区中的另一个；以及第二结构，第二结构包括：彼此间隔开的第二半导体图案，第二半导体图案中的每一个从衬底突出；第二导电图案，分别围绕第二半导体图案；以及第一接触插塞，连接到第二导电图案，其中，第一结构是vfet，并且第二结构包括电阻器或电容器。