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公开(公告)号：CN110109793A
公开(公告)日：2019-08-09
申请号：CN201910461008.0
申请日：2019-05-30
申请人： 上海市信息网络有限公司
IPC分类号： G06F11/26 , G06F11/273
摘要： 本发明公开了一种用于调测设备安检状态的仿真调试装置，包括：仿真芯片、管理模块和安装在用户电脑上的集成开发环境模块；仿真芯片内设有复位模块、安检模块和PC指针寄存器，安检模块内设有安检状态寄存器，管理模块内设有安检信息存储器；管理模块通过第一寄存器读取总线与PC指针寄存器相连接，通过第二寄存器读取总线与安检状态寄存器相连接，通过复位触发信号线与安检模块相连接，通过复位控制信号线与复位模块相连接；所述管理模块通过调试通道与集成开发环境模块相连接。本发明还公开了一种仿真调试方法。本发明能够有效提高用户程序代码的调试效率，以及设备现场环境下的整体调测效率。
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公开(公告)号：CN108664399A
公开(公告)日：2018-10-16
申请号：CN201810441719.7
申请日：2018-05-10
申请人： 上海市信息网络有限公司
IPC分类号： G06F11/36
摘要： 本发明公开了一种处理器芯片仿真器，仿真芯片内具有非易失性存储器控制器和非易失性存储器，供电检测模块通过供电信号线接收和检测外部对处理器芯片的供电信号，通过仿真芯片复位信号线与仿真芯片相连接，通过非易失性存储器复位信号线与非易失性存储器控制器相连接；如果对处理器芯片停止供电，则供电检测模块向非易失性存储器控制器输出一个有效复位信号；如果供电检测模块检测到对处理器芯片重新供电，则向仿真芯片输出一个有效复位信号。本发明还公开了一种处理器芯片仿真器掉电测试的方法。本发明能够模拟非易失性存储器的掉电特性。
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公开(公告)号：CN107544909A
公开(公告)日：2018-01-05
申请号：CN201710878328.7
申请日：2017-09-26
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种处理器芯片仿真器，包括：复位检测模块、管理模块、仿真芯片和XRAM存储器；管理模块内具有随机数发生器；仿真芯片通过标准数据/地址总线与XRAM存储器和管理模块连接；复位检测模块通过复位信号线与管理模块和仿真芯片连接；管理模块能检测出输入的复位信号从有效到无效的变化和从无效到有效的变化；在检测到复位信号从无效变成有效时，控制随机数发生器产生随机数，并向全XRAM存储器区域写入随机数。本发明能真实模拟重新上电后产品芯片XRAM模块变为随机数的功能，从用户代码调试和测试角度看，复位到XRAM数据变为随机数的耗时为零，性能也与产品芯片一致。
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公开(公告)号：CN114610596A
公开(公告)日：2022-06-10
申请号：CN202011420327.6
申请日：2020-12-08
申请人： 上海市信息网络有限公司
IPC分类号： G06F11/36
摘要： 本发明公开了一种实现用户程序断点调试的处理器芯片调试系统，能够实现处理器芯片的用户程序断点调试功能，在用户程序执行到设置了断点的程序代码位置后，无论是否会发生外部复位，调试系统都可以从仿真芯片导出所有芯片状态信息及寄存器数据，同时用户也可以从断点处继续采用单步方式进行调试，而且，用户程序全速执行没有遇到断点时，仍可正常接收和响应外部复位信号，为用户提供了有效的调试手段，极大地方便了处理器芯片的用户调试工作，提高了代码开发和调试的效率。
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公开(公告)号：CN112506776A
公开(公告)日：2021-03-16
申请号：CN202011420319.1
申请日：2020-12-08
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种处理器芯片调试系统，其包括仿真芯片、调试模块和时钟发生模块；所述调试模块通过时钟输出信号线与仿真芯片时钟信号输入端连接，通过外部时钟输入信号线连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线与时钟发生模块的内部时钟信号输出端相连；所述调试模块，当外部时钟输入信号线上有外部时钟信号时，将外部时钟输入信号线连通时钟输出信号线，否则将内部时钟输入信号线连通所述时钟输出信号线。本发明的处理器芯片调试系统，能方便用户调试处理器芯片，提高代码开发和调试的效率。
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公开(公告)号：CN107807879A
公开(公告)日：2018-03-16
申请号：CN201710878473.5
申请日：2017-09-26
申请人： 上海市信息网络有限公司
IPC分类号： G06F11/36
CPC分类号： G06F11/3652 , G06F11/3612 , G06F11/3664
摘要： 本发明公开了一种显示代码执行覆盖率的处理器芯片仿真器，包括：监控模块、处理器核和程序存储器，以及安装在用户电脑上的集成开发环境模块；当集成开发环境模块上的用户程序停止运行时，能通过调试通道向监控模块下发用户代码的目标地址和代码数据，监控模块也能向集成开发环境模块返回其内部存放的代码执行记录，返回完成后，自动清空其中的代码执行记录；集成开发环境模块能依据获得的代码执行记录中提供的已执行代码语句的地址信息计算并显示本次执行了哪些用户程序语句，并依据这些已执行语句占总代码的比率计算并显示出代码执行覆盖率。本发明能够记录并显示用户程序每次执行的代码执行覆盖情况。
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公开(公告)号：CN107577520A
公开(公告)日：2018-01-12
申请号：CN201710878454.2
申请日：2017-09-26
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种带有非易失性存储器的处理器芯片仿真器，监控模块通过写入通道向控制逻辑模块写入代码范围配置；控制逻辑模块依据其中的代码范围配置，如果接收到的写入操作目标地址在代码范围配置内，则控制逻辑模块是透明通道功能，功能和性能上相当于把与处理器核连接的第一标准数据/地址总线和与SRAM存储器连接的第二标准数据/地址总线直接对接连接；如果接收到的写入操作目标地址不在代码范围配置内，则控制逻辑模块能模拟等效非易失性存储器写入操作时序控制功能和性能，配合SRAM存储器一起等效产品芯片中非易失性存储器的写操作时序、功能和性能。本发明在保证仿真器功能、性能一致性的同时，简化了系统的实现和使用方式。
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公开(公告)号：CN107577520B
公开(公告)日：2024-05-17
申请号：CN201710878454.2
申请日：2017-09-26
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种带有非易失性存储器的处理器芯片仿真器，监控模块通过写入通道向控制逻辑模块写入代码范围配置；控制逻辑模块依据其中的代码范围配置，如果接收到的写入操作目标地址在代码范围配置内，则控制逻辑模块是透明通道功能，功能和性能上相当于把与处理器核连接的第一标准数据/地址总线和与SRAM存储器连接的第二标准数据/地址总线直接对接连接；如果接收到的写入操作目标地址不在代码范围配置内，则控制逻辑模块能模拟等效非易失性存储器写入操作时序控制功能和性能，配合SRAM存储器一起等效产品芯片中非易失性存储器的写操作时序、功能和性能。本发明在保证仿真器功能、性能一致性的同时，简化了系统的实现和使用方式。
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公开(公告)号：CN107544909B
公开(公告)日：2024-05-17
申请号：CN201710878328.7
申请日：2017-09-26
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种处理器芯片仿真器，包括：复位检测模块、管理模块、仿真芯片和XRAM存储器；管理模块内具有随机数发生器；仿真芯片通过标准数据/地址总线与XRAM存储器和管理模块连接；复位检测模块通过复位信号线与管理模块和仿真芯片连接；管理模块能检测出输入的复位信号从有效到无效的变化和从无效到有效的变化；在检测到复位信号从无效变成有效时，控制随机数发生器产生随机数，并向全XRAM存储器区域写入随机数。本发明能真实模拟重新上电后产品芯片XRAM模块变为随机数的功能，从用户代码调试和测试角度看，复位到XRAM数据变为随机数的耗时为零，性能也与产品芯片一致。
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公开(公告)号：CN107577608A
公开(公告)日：2018-01-12
申请号：CN201710878325.3
申请日：2017-09-26
申请人： 上海市信息网络有限公司
摘要： 本发明公开了一种带有随机UID的处理器芯片仿真器，包括：管理模块和仿真芯片；所述管理模块内具有随机数发生器，所述仿真芯片内具有处理器核和UID寄存器；所述UID寄存器通过一条寄存器读写通道与管理模块和处理器核相连接；每次仿真器上电，仿真器处于停止运行状态，仿真芯片内的处理器核不工作，不能读取UID寄存器，所述管理模块会产生一个随机的处理器芯片UID写入仿真芯片内的UID寄存器中，此次写入完成后，其它时候管理模块不会再写入。本发明能够简化系统实现结构，保证调试、测试的可靠性。
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