公开(公告)号：CN108287584B

公开(公告)日：2020-07-17

申请号：CN201810046100.6

申请日：2018-01-17

Applicant: 中国科学院微电子研究所

Inventor： 徐永志 ,  张立军 ,  马骁 ,  张小宾 ,  廖安谋 ,  郑占旗

IPC: G05F1/56

Abstract: 本发明公开了一种带隙基准电路，包括：主体电路，运算放大器的反相输入端与第一晶体管的发射极耦合，运算放大器的同相输入端与第二晶体管的发射极通过第三电阻耦合，第一PMOS管、第二PMOS管的源极与电源端连接，栅极与运算放大器的输出端耦合，第一PMOS管的漏极以及第一电阻的一端与反相输入端耦合，第二PMOS管的漏极以及第二电阻的一端均与同相输入端耦合；电压输出模块，包括N条并联的输出支路，每条输出支路包括分路PMOS管和分路参考电阻，PMOS管的源极均与电源端连接，分路PMOS管的栅极均与运算放大器的输出端耦合，分路PMOS管的漏极与该支路中的分路参考电阻连接。

公开(公告)号：CN108287584A

公开(公告)日：2018-07-17

申请号：CN201810046100.6

申请日：2018-01-17

Applicant: 中国科学院微电子研究所

Inventor： 徐永志 ,  张立军 ,  马骁 ,  张小宾 ,  廖安谋 ,  郑占旗

IPC: G05F1/56

CPC classification number: G05F1/561

Abstract: 本发明公开了一种带隙基准电路，包括：主体电路，运算放大器的反相输入端与第一晶体管的发射极耦合，运算放大器的同相输入端与第二晶体管的发射极通过第三电阻耦合，第一PMOS管、第二PMOS管的源极与电源端连接，栅极与运算放大器的输出端耦合，第一PMOS管的漏极以及第一电阻的一端与反相输入端耦合，第二PMOS管的漏极以及第二电阻的一端均与同相输入端耦合；电压输出模块，包括N条并联的输出支路，每条输出支路包括分路PMOS管和分路参考电阻，PMOS管的源极均与电源端连接，分路PMOS管的栅极均与运算放大器的输出端耦合，分路PMOS管的漏极与该支路中的分路参考电阻连接。