公开(公告)号：CN119360924A

公开(公告)日：2025-01-24

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。

公开(公告)号：CN119832957A

公开(公告)日：2025-04-15

申请号：CN202411888853.3

申请日：2024-12-20

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  刘玉 ,  李鑫 ,  彭春雨 ,  吴秀龙 ,  郝礼才

IPC: G11C11/4067 ,  G11C7/12

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及基于位线开关和电容耦合的灵敏放大器、读取电路、模块。本发明公开了基于位线开关和电容耦合的DRAM灵敏放大器，包括：9个NMOS管N1～N9、2个PMOS管P1～P2、2个电容Cc1～Cc2。本发明设计了SCSA、并配合相应的控制逻辑，使其在对DRAM存储单元读取时设计了：预充阶段、失调校准阶段、电荷分享阶段、预感应阶段、主感应阶段，使位线BLT或BLB电位可以正确变化，保证了SCSA读取放大功能。相较于传统的DRAM灵敏放大器，本发明提供的SCSA实现了在元件数量增幅不大的情况下，使失调电压指标大幅度降低、有效增大了感测裕度。

公开(公告)号：CN119360924B

公开(公告)日：2025-03-11

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。