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公开(公告)号：CN118348765A
公开(公告)日：2024-07-16
申请号：CN202311238341.8
申请日：2023-09-25
申请人： 深圳市精嘉微电子有限公司
IPC分类号： G04F10/00
摘要： 本发明克服了传统的单延迟链时间数字转换器的量化精度受限于单个延迟单元的精度，时间量化精度不高，芯片流片费用高昂的问题，提出了一种基于环形振荡结构的时间数字转换器，基于两输入‑单输出的反相器作为基本单元，采用精确延迟电路的环形振荡器，通过逻辑单元对参考电压信号VREF和反馈电压信号VDIV产生的Rest信号来规定测量时间，根据设置的环形振荡结构，通过级间的耦合输入和环形振荡器之间的耦合闭环连接，进一步提高环形振荡器的时间量化精度，计数器单元统计在测量时间内检测到的环形振荡器边沿信号的数量，再利用寄存器单元输出或者存储得到的数字量化误差e[k]，用较小的面积实现大的测量范围，既提高计数器的范围，又提高时间量化精度。
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公开(公告)号：CN118350328A
公开(公告)日：2024-07-16
申请号：CN202311242369.9
申请日：2023-09-25
申请人： 深圳市精嘉微电子有限公司
摘要： 本发明公开了一种高线性度、高增益的时间误差放大器及其设计方法，解决了传统架构的时间放大器当两个时钟信号的上升沿逐渐互相靠近的时候，SR锁存器的反应时间会增加，输入范围很窄，增益比较小且很难精确控制，并且对工艺、电压、温度敏感，增加投片的风险的问题，提出了一种时间误差放大器的设计方法，即从概念、公式出发，以目标时间放大电路为导向，推理设计电路，为设计时间误差放大器提供了一种简单明确的设计方法，也提出了一种高线性度、高增益的时间误差放大器设计,该时间误差放大器的增益等于两个电流的比值，相对精度比较高，对工艺‑电压‑温度不敏感，电路非常稳定。
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公开(公告)号：CN117459067A
公开(公告)日：2024-01-26
申请号：CN202311052167.8
申请日：2023-08-18
申请人： 深圳市精嘉微电子有限公司
IPC分类号： H03M3/00
摘要： 本申请实施例提供一种Delta‑Sigma数字模拟转换器中，包括数字前端滤波器模块、数字前端Delta‑Sigma调制器模块和模拟输出模块，所述数字前端滤波器模块输入8kHz的16位数字信号流数据，输出4MHz的16位数字信号流数据给所述数字前端Delta‑Sigma调制器模块，所述数字前端Delta‑Sigma调制器模块输出4MHz的1位数字信号流数据给所述模拟输出模块，所述模拟输出模块将所述4MHz的1位数字信号流数据转换为连续的模拟信号输出；其中所述数字前端滤波器模块包括第一级滤波器、第二级滤波器和第三级滤波器，所述数字前端Delta‑Sigma调制器模块的乘法系数b1作为所述第一级滤波器的输入信号衰减系数，本申请大大减少后级设计位宽，可大大减少芯片面积和功耗。
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公开(公告)号：CN117807922A
公开(公告)日：2024-04-02
申请号：CN202311504115.X
申请日：2023-11-13
申请人： 深圳市精嘉微电子有限公司
摘要： 本申请公开了一种基于超级反相器的环内耦合环形振荡器设计的方法，涉及半导体集成电路芯片设计领域。具体实现方案为：在传统反相器延迟单元和传统反相器延迟单元的输入输出抽象模型中，采用负延时偏离的反相器取代传统的反相器延迟单元，提高环形振荡器频率，得到双输入‑单端输出的延迟电路；在所述双输入‑单端输出的延迟电路中引入延迟偏离，设计5级环形振荡器模型；对所述5级环形振荡器模型进行改进，得到新的基于负延时偏离的环形振荡器。本申请提出的新的基于负延时偏离的环形振荡器，可以提供更高速度、更多相位、相位‑相位间距均匀的多相位时钟信号，满足高速数据通信系统中，时钟恢复对高速多相位时钟信号的要求。
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公开(公告)号：CN117453004A
公开(公告)日：2024-01-26
申请号：CN202311050406.6
申请日：2023-08-18
申请人： 深圳市精嘉微电子有限公司
IPC分类号： G05F3/26
摘要： 本申请实施例提供一种电流倍乘电路，该电流倍乘电路包括电流输入单元、电流输出单元和电流镜像单元，所述电流镜像单元包括：主晶体管模块、镜像晶体管模块、控制字开关模块以及基准电流放大模块，所述主晶体管模块生成基准电流，所述镜像晶体管模块分为多个并联的镜像晶体管组，每个镜像晶体管组由相应的一组控制字开关组控制，对于基准电流需要放大预定倍数的指定镜像晶体模块组，由所述基准电流放大模块对所述基准电流放大该预定倍数后输入到该指定的镜像晶体管组，本申请通过产生不同权重的基准电流，既可实现电流倍乘电路所需的增益，同时可减少所需的晶体管数量，可有效减少实现电流倍乘所需的晶体管面积。
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公开(公告)号：CN117709246A
公开(公告)日：2024-03-15
申请号：CN202311504132.3
申请日：2023-11-13
申请人： 深圳市精嘉微电子有限公司
摘要： 本申请公开了基于负延时偏离的多环环间耦合的环形振荡器的设计方法，涉及半导体集成电路芯片设计领域。具体实现方案为：利用多输入‑单输出的反相器延迟单元取代传统的单端输入‑单端输出的延迟单元；基于多输入‑单输出的反相器延迟单元和5级环形振荡器构成新的振荡器结构；通过对新的振荡器结构采用多环环间耦合的方式构成基于负延时偏离的多环环间耦合的新型环形振荡器。本申请提出的基于负延时偏离的多环环间耦合的新型环形振荡器，可以在相同频率的情况下提供更多相位、相位‑相位间距均匀的多相位时钟信号，满足高速数据通信系统中，时钟恢复对高速多相位时钟信号的要求。
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公开(公告)号：CN117471894A
公开(公告)日：2024-01-30
申请号：CN202311120608.3
申请日：2023-09-01
申请人： 深圳市精嘉微电子有限公司
IPC分类号： G04F10/00
摘要： 本申请公开了基于负反馈时间误差放大器的时间数字转换器的设计方法，涉及半导体集成电路芯片设计领域。具体为：分析单延迟链的传统时间数字转换器，将两路延迟的相对误差作为转换精度，设计Vernier延迟链的高精度时间数字转换器，实现粗调节；采用多级相位插值技术提高精度的时间数字转换器，实现细调节；将粗调节和细调节相结合，插入时间误差放大器，得到高精度的基于时间误差放大器的时间数字转换器；将SR锁存器的输出信号反馈到输入，并级联多级基于时间误差放大器的时间数字转换器。本申请通过SR锁存器的输出信号反馈到输入的方法，提高时间误差放大器的整体线性度，采用基于带负反馈时间误差放大器可以极大的提高时间数字转换器的设计自由度。
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公开(公告)号：CN117155309A
公开(公告)日：2023-12-01
申请号：CN202311120652.4
申请日：2023-09-01
申请人： 深圳市精嘉微电子有限公司
摘要： 本申请公开了一种自偏置时间误差放大器的设计方法，涉及半导体集成电路芯片设计领域。具体实现方案为：输入相对时间误差信号，基于SR锁存器亚稳态特性的时间误差放大器，对相对时间误差信号进行放大处理，并计算SR锁存器输出电压差A(t)；利用A(t)和输入的初始时差△TSR，求解恢复时间t，并计算出SR锁存器的输出端口SO/RO恢复稳态的时间差△TOUT；通过给SR锁存器中两个输入R和S中的一个增加时间偏移TOFF，定量控制时间误差放大器的传播特性，同时增加电容负载C和降低晶体管跨导gm的数值，提高时间放大器的增益AT，得到自偏置时间放大器电路。本申请通过将SR锁存器的输出信号反馈到输入的方法，从而提高锁存器的线性度，进而提高时间误差放大器的整体线性度。
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