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公开(公告)号：CN112559053A
公开(公告)日：2021-03-26
申请号：CN202011518287.9
申请日：2020-12-21
申请人： 清华大学
IPC分类号： G06F9/38 , G06F15/177
摘要： 本发明提供了一种可重构处理器数据同步处理方法及装置，涉及通信技术领域，该方法包括获取第一节点的第一运算时刻信息、可重构处理器各节点的运算周期信息和间隔周期信息；根据第一运算时刻信息、运算周期信息和间隔周期信息计算第一节点的多个后继节点的第二运算时刻信息；后继节点与第一节点存在直接或间接的依赖关系；根据第二运算时刻信息计算除第一节点和多个后继节点外的剩余节点的第三运算时刻信息；根据第一运算时刻信息、第二运算时刻信息和第三运算时刻信息控制可重构处理器同步处理待处理任务。本发明实施例提供了对于高并行流水任务面对存储资源有限导致的访存冲突的解决方案。
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公开(公告)号：CN112486907A
公开(公告)日：2021-03-12
申请号：CN202011510851.2
申请日：2020-12-18
申请人： 清华大学
IPC分类号： G06F15/78
摘要： 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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公开(公告)号：CN112486906A
公开(公告)日：2021-03-12
申请号：CN202011506074.4
申请日：2020-12-18
申请人： 清华大学
IPC分类号： G06F15/78 , G06F9/4401
摘要： 本发明公开了一种格式化的可重构处理器汇编指令处理方法及装置，其中该方法包括：获取可重构处理器的配置信息；识别所述配置信息的类型；根据识别出的配置信息的类型，以及配置信息的类型与预设标识的关系，确定识别出的配置信息的类型对应的预设标识；根据识别出的配置信息的类型对应的预设标识，以及所述配置信息，形成格式化的可重构处理器汇编指令。本发明使用格式化的可重构处理器的汇编指令能够高效地准确地生成配置信息，便于助记，且不容易出错，保证了配置信息的准确性。
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公开(公告)号：CN111415003A
公开(公告)日：2020-07-14
申请号：CN202010105871.5
申请日：2020-02-20
申请人： 清华大学
IPC分类号： G06N3/063 , G06N3/08 , G11C11/409 , G06T1/20 , G06F11/30
摘要： 本发明提供一种面向神经网络加速芯片的三维堆叠存储优化方法及装置，其中，该方法包括：采用小批量拆分技术，优化神经网络训练的数据流，调整训练中各种数据的生存时间；根据各种数据的生存时间，将数据映射到逻辑分区上；根据逻辑分区的平均功耗和物理分区的热学特性，将逻辑分区映射到物理分区上；根据映射结果，得到三维堆叠存储器各个物理分区的温度；根据各个物理分区的温度，优化各个物理分区的刷新频率。上述技术方案实现了考虑数据的生存时间和物理分区的温度优化各个物理分区的刷新频率，减少了用于神经网络训练加速芯片的三维堆叠存储器的一些不必要的刷新次数，进而降低了该存储器的刷新功耗和最高温度，提高了其寿命和稳定性。
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公开(公告)号：CN109871701A
公开(公告)日：2019-06-11
申请号：CN201910107163.2
申请日：2019-02-02
申请人： 清华大学
摘要： 本发明公开了一种基于可重构阵列实现分组密码算法SHACAL-2的方法及装置，其中，该方法包括以下步骤：将分组密码算法SHACAL-2映射为多个分组密码子算法，并生成与多个分组密码子算法中的各分组密码子算法一一对应的配置信息；根据配置信息配置可重构阵列，并从输入先入先出寄存器读取待加密数据，对待加密数据进行加密运算获得加密密文，将加密密文发送至输出先入先出寄存器。该方法既具有ASIC的高性能、高速度，又具有微处理器的高度通用性和强大的可编程功能，从而恰好弥补两者各自的缺陷。
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公开(公告)号：CN107239334B
公开(公告)日：2019-03-12
申请号：CN201710398325.3
申请日：2017-05-31
申请人： 清华大学无锡应用技术研究院
摘要： 本发明实施例公开处理不规则应用的方法及装置。该方法包括：确定不规则应用的M类任务，M为正整数；并行地执行M类任务，其中，所述M类任务中的每类任务中的各个任务分别具有索引；对于M类任务中的第x类任务中的第i个任务而言，i是正整数，x是小于或者等于M的正整数：当第i个任务被执行到约定点时，暂停第i个任务，并根据第i个任务的索引确定与第i个任务对应的规则，与第i个任务对应的规则用于表示第i个任务与M类任务中的其它任务的依赖关系；根据与第i个任务对应的规则，检查第i个任务的当前状态，以便引导第i个任务的继续执行。本发明实施例能够以细粒度流水并行化的方式高效地、正确地、自动地执行不规则应用。
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公开(公告)号：CN108717402A
公开(公告)日：2018-10-30
申请号：CN201810470748.6
申请日：2018-05-16
申请人： 清华大学
IPC分类号： G06F15/78
摘要： 本发明提供了一种用于可重构处理系统的存储器，可重构处理系统包括多个行计算单元组，多个行计算单元组中的每个行计算单元组包括多个行计算单元。存储器包括：多个第一存储单元，其中多个第一存储单元中的每个第一存储单元与多个行计算单元组中的每个行计算单元组一一对应连接；第二存储单元，与多个行计算单元组中的每个行计算单元组中的每个行计算单元连接；其中，第一存储单元用于存储对应的行计算单元组内的各个行计算单元之间交互的数据，第二存储单元用于存储不同行计算单元组间的各个行计算单元之间交互的数据。根据本发明实施例的方法，可以满足可重构处理系统多端口同时读写的需求，提高数据交互效率。
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公开(公告)号：CN108509791A
公开(公告)日：2018-09-07
申请号：CN201810140123.3
申请日：2018-02-09
申请人： 清华大学
摘要： 本发明提供了一种检测处理器的方法、检测装置以及检测系统。该方法包括：获取处理器在运行过程中对内存的第一访问记录，第一访问记录包括读操作信息；获取检测装置在重放过程中对内存的第二访问记录，第二访问记录包括首次读操作信息，首次读操作信息为检测装置在重放过程中对同一地址的首次访问为读操作时对应的读操作信息；根据第一访问记录与第二访问记录，确定处理器在运行过程中是否读取了第二访问记录包含的地址以外的内存地址。根据本发明实施例，对处理器从内存读入数据的行为进行检测分析，能够在不影响处理器高效运行性能的前提下，提升处理器的安全性。
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公开(公告)号：CN108459973A
公开(公告)日：2018-08-28
申请号：CN201810293755.3
申请日：2018-04-03
申请人： 清华大学
IPC分类号： G06F12/0891 , G06F21/74
摘要： 本发明提供了一种处理器的安全控制方法，包括：响应于满足预设条件，控制所述处理器进入防护模式，在所述防护模式下，执行缓存清空指令时，使所述处理器的缓存中存储有一个或多个数据。根据本发明实施例的技术方案，能够降低攻击者利用处理器的功能推测处理器使用的数据的成功率，提高了处理器的安全性。本发明还提供了一种处理器的安全控制装置、一种处理器的安全控制系统以及一种计算机可读介质。
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