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公开(公告)号：CN116263777A
公开(公告)日：2023-06-16
申请号：CN202111544906.6
申请日：2021-12-15
申请人： 清华大学无锡应用技术研究院 , 清华大学 , 合芯科技有限公司
摘要： 本发明提供一种数据抽取装置，包括：反馈移位寄存器，配置有至少一个抽取端口，其中，每一个抽取端口分配有不同的地址，所述地址适用于选择特定位的抽取端口；数据抽取模块，配置有至少一个抽头，所述至少一个抽头与所述至少一个抽取端口对应连接，以抽取数据，所述数据抽取模块根据所述地址选择特定位的抽取端口头对所述反馈移位寄存器进行数据抽取；反馈运算阵列，用于对所述数据抽取模块抽取的数据进行反馈运算；所述反馈运算阵列的输出端反馈连接至所述反馈移位寄存器，以用于将反馈运算结果反馈至所述反馈移位寄存器。本发明还提供一种多级数据抽取装置、流密码生成装置及数据抽取方法。
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公开(公告)号：CN113744719B
公开(公告)日：2024-08-06
申请号：CN202111032297.6
申请日：2021-09-03
申请人： 清华大学
IPC分类号： G10L15/02 , G10L15/06 , G10L21/0272
摘要： 本说明书实施例提供一种语音提取方法、装置及设备。所述方法包括：获取混合语音样本数据；所述混合语音样本数据中包括噪声信号、干扰语音信号、混响信号中的至少一种和目标语音信号；利用所述混合语音样本数据训练预设语音分离模型，得到预训练语音分离模型；基于所述预训练语音分离模型构建策略网络和评估网络；所述策略网络和评估网络对应有网络参数；基于所述网络参数确定目标量化策略；利用目标量化策略更新所述预训练语音分离模型得到语音提取模型；利用所述语音提取模型从待处理语音数据中提取目标对象语音信号。上述方法减小了语音提取模型的规模，进而快速有效地对单通道语音中的目标对象的语音实现了分离。
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公开(公告)号：CN112540743B
公开(公告)日：2024-05-07
申请号：CN202011520746.7
申请日：2020-12-21
申请人： 清华大学
摘要： 本发明公开了一种面向可重构处理器的有无符号乘累加器及方法，其中该乘累加器包括：符号位处理单元，用于根据标志位判断要进行有符号或无符号运算，根据被加数判断要进行乘法或乘累加运算；根据判断结果对被乘数、乘数、被加数进行符号位处理；编码单元，用于对经过符号位处理的乘数进行编码产生Booth‑4编码信号；部分积产生单元，用于根据编码信号对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积及经过符号位处理的被加数进行压缩，得到一个部分积和进位；结果处理单元对一个部分积和进位进行累加，得到有无符号乘或乘累加结果。本发明可以实现高能效、快速和灵活的有无符号乘累加。
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公开(公告)号：CN117807014A
公开(公告)日：2024-04-02
申请号：CN202211213495.7
申请日：2022-09-30
IPC分类号： G06F15/167 , G06F15/80
摘要： 本申请提供了一种电子装置和数据读取方法，该电子装置包括：处理单元阵列，包括多个处理单元，多个处理单元中的第一处理单元基于主控处理器的控制，执行滑窗计算；共享内存，用于存储滑窗计算所采用的数据；缓存装置，用于基于主控处理器的控制，存储当前滑窗与上一滑窗之间相同的第一数据，以及在第一处理单元执行滑窗计算时，从共享内存中读取当前滑窗与上一滑窗之间不同的第二数据，将第一数据和第二数据提供至第一处理单元；主控处理器，用于将滑窗计算的任务分配给第一处理单元，以及控制缓存装置与第一处理单元形成数据传输通路；该电子装置可以减少滑窗运算中数据读取时重复数据的读取，以降低数据访存开销。
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公开(公告)号：CN117494774A
公开(公告)日：2024-02-02
申请号：CN202311308175.4
申请日：2023-10-10
申请人： 清华大学
摘要： 本申请涉及一种基于存算一体架构的数据处理方法，所述方法包括：在存储器的任一运算阵列中，对多个激活值进行稀疏编码处理得到多个编码结果，通过运算阵列中的多条运算线路对多个编码结果进行逻辑运算，并在运算过程中，对多条运算线路进行负载平衡处理。本方法通过对输入的激活值进行稀疏编码，利用稀疏编码固有的比特级稀疏对乘加运算进行加速，一定程度上放大稀疏度且减少了部分积的数量，从而提高了加法树在进行累加时的运算速率。由于稀疏编码存在固有的负载不平衡问题，本方法对运算线路进行了负载平衡处理，可以将数据分摊到多条运算线路，从而提高整体的并发处理能力，使得计算周期进一步减少，提升了存算一体架构的运算效率。
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公开(公告)号：CN111415003B
公开(公告)日：2023-09-22
申请号：CN202010105871.5
申请日：2020-02-20
申请人： 清华大学
IPC分类号： G06N3/063 , G06N3/084 , G11C11/409 , G06T1/20 , G06F11/30
摘要： 本发明提供一种面向神经网络加速芯片的三维堆叠存储优化方法及装置，其中，该方法包括：采用小批量拆分技术，优化神经网络训练的数据流，调整训练中各种数据的生存时间；根据各种数据的生存时间，将数据映射到逻辑分区上；根据逻辑分区的平均功耗和物理分区的热学特性，将逻辑分区映射到物理分区上；根据映射结果，得到三维堆叠存储器各个物理分区的温度；根据各个物理分区的温度，优化各个物理分区的刷新频率。上述技术方案实现了考虑数据的生存时间和物理分区的温度优化各个物理分区的刷新频率，减少了用于神经网络训练加速芯片的三维堆叠存储器的一些不必要的刷新次数，进而降低了该存储器的刷新功耗和最高温度，提高了其寿命和稳定性。
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公开(公告)号：CN116361226A
公开(公告)日：2023-06-30
申请号：CN202111612541.6
申请日：2021-12-27
申请人： 清华大学 , 中国移动通信有限公司研究院 , 中国移动通信集团有限公司
IPC分类号： G06F15/78
摘要： 本申请公开了一种可重构计算访存架构及方法、电子设备，涉及计算机处理技术领域，以解决现有可重构计算访存架构和方法易由于LSU的频繁配置，导致运算速度下降的问题。该可重构计算访存架构包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；访存模块包括多个访存单元LSU，SM包括多个内存块；访存控制模块的两端分别与PEA和访存模块连接；多个LSU与多个内存块一一对应连接；访存控制模块用于基于PEA中的目标PE发出的配置信息，确定访存模块中的目标LSU与对应的目标内存块，以在目标PE、目标LSU和目标内存块之间进行数据访存操作。本申请实施例无需指令字节提前对LSU进行配置，能够避免LSU的频繁配置所导致的运算速度下降，提高算法执行效率。
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公开(公告)号：CN112486245B
公开(公告)日：2023-03-10
申请号：CN202011491834.9
申请日：2020-12-17
申请人： 清华大学
摘要： 本发明实施例提供了一种可重构阵列时钟门控控制方法、装置、设备及介质，其中，该方法包括：将可重构阵列划分为输出端口、AXI总线和可重构处理单元三个区域，分别判断每个区域的运行情况；根据每个区域的运行情况，通过使能信号分别动态控制各个区域的时钟的开启或关闭。该方案提出了分层次、分区域控制时钟的方式，在降低功耗的同时，有利于提高时钟门控的灵活性，有利于降低时钟门控过程的复杂度。
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公开(公告)号：CN112860219B
公开(公告)日：2022-09-09
申请号：CN202110217611.1
申请日：2021-02-26
申请人： 清华大学
IPC分类号： G06F7/523
摘要： 本发明实施例提供了一种并行乘法器及其工作方法，其中，该并行乘法器包括：编码解码电+路，用于对NR4SD 的数字集进行编码和解码处理，得到部分积阵列；约简树结构，连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；改进后的平方根选择进位加法器，连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。该方案可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。
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