公开(公告)号：CN109388595B

公开(公告)日：2023-12-01

申请号：CN201810903592.6

申请日：2018-08-09

Applicant: 三星电子株式会社

Inventor： 郑宏忠 ,  罗伯特·瑞南 ,  金晋贤 ,  金亨硕 ,  克里希纳·特佳·马拉迪

IPC: G06F13/16

Abstract: 本发明公开一种高带宽存储器系统以及一种逻辑管芯。所述高带宽存储器系统包括：主机，其包括中央处理单元、图形处理单元、专用集成电路或现场可编程门阵列中的至少一个；以及包括一个配置在另一个上方的多个高带宽存储器模块及配置在多个高带宽存储器模块下方的逻辑管芯的高带宽存储器堆叠。逻辑管芯配置成从主机卸载处理操作。本发明公开一种在高带宽存储器的逻辑管芯中提供特定计算能力的系统架构，以及支持硬件及软件架构、逻辑管芯微架构以及存储器接口信令选项。提供使用高带宽存储器堆叠下方的逻辑管芯的存储器内处理能力的各种新方法。另外，本发明公开各种新的信令协议以使用高带宽存储器接口。还描述逻辑管芯微架构及支持系统框架。

公开(公告)号：CN116594931A

公开(公告)日：2023-08-15

申请号：CN202310609420.9

申请日：2017-09-30

Applicant: 三星电子株式会社

Inventor： 克里希纳·T·马拉丁 ,  金钟民 ,  郑宏忠

IPC: G06F13/16 ,  G06F12/0882

Abstract: 提供一种计算系统和用于操作计算系统的方法。一种伪主存储器系统，包括用于使用压缩、重复删除和/或纠错来执行存储器增强的存储器适配器电路。存储器适配器电路连接到存储器，并采用存储器增强方法来增大所述存储器的有效存储容量。存储器适配器电路还连接到存储器总线并实现用于连接存储器总线的NVDIMM‑F接口或修改的NVDIMM‑F接口。

公开(公告)号：CN107463334B

公开(公告)日：2023-07-18

申请号：CN201710281408.4

申请日：2017-04-26

Applicant: 三星电子株式会社

Inventor： K.马拉迪 ,  郑宏忠

IPC: G06F3/06

Abstract: 一种存储器模块，包括一个或多个存储器器件、到主计算机的存储器接口以及存储器超载配置逻辑。存储器超载配置逻辑被配置为监视一个或多个存储器器件的存储器使用，并且向主计算机的内核驱动器模块提供存储器模块的压缩和/或去重复率。主计算机的内核驱动器模块被配置为基于压缩和/或去重复率来更新存储器模块的虚拟存储器容量。

公开(公告)号：CN108334284B

公开(公告)日：2023-07-11

申请号：CN201810052389.2

申请日：2018-01-19

Applicant: 三星电子株式会社

Inventor： 金钟民 ,  郑宏忠

IPC: G06F3/06 ,  G06F12/02

Abstract: 提供了一种尾延迟感知前台垃圾收集算法。公开了一种固态驱动器(SSD)。SSD可包括：主机接口逻辑，用于从主机接收写命令；闪存，用于存储数据。SSD也可包括：SSD控制器，可包括用于即时阈值和尾延迟阈值的存储器以及闪存转换层。闪存转换层可以在SSD上的自由页的数量小于即时阈值时调用即时垃圾收集策略，并在自由页的数量小于尾延迟阈值时调用尾延迟感知垃圾收集策略。尾延迟垃圾收集策略将写命令和垃圾收集命配对。

公开(公告)号：CN111580749B

公开(公告)日：2023-06-23

申请号：CN202010211606.5

申请日：2017-02-24

Applicant: 三星电子株式会社

Inventor： 牛迪民 ,  张牧天 ,  郑宏忠 ,  林璇渶 ,  金寅东

IPC: G06F3/06

Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第二CPU请求译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在所述缓冲器中对所述第二CPU请求排队；基于仲裁策略，对第一目标和第二目标中的相关联的一个目标生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个目标生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。

公开(公告)号：CN108268596B

公开(公告)日：2023-05-30

申请号：CN201711351959.X

申请日：2017-12-15

Applicant: 三星电子株式会社

Inventor： K.T.马拉迪 ,  郑宏忠

IPC: G06F16/903 ,  G06F11/14 ,  G06F3/06

公开(公告)号：CN108345433B

公开(公告)日：2023-05-02

申请号：CN201810070223.3

申请日：2018-01-24

Applicant: 三星电子株式会社

Inventor： 姜冬岩 ,  彭强 ,  郑宏忠

IPC: G06F3/06

Abstract: 本发明公开一种用于最大化的可去重存储器的方法、存储器系统和产品。存储器系统可以包含大哈希表和小哈希表。存储器系统还可以包含溢出区域以及用于将逻辑地址映射到物理行标识符(PLID)的转换表，物理行标识符可以包含区域标识符和物理地址。

公开(公告)号：CN108874701B

公开(公告)日：2023-04-28

申请号：CN201810376289.5

申请日：2018-04-25

Applicant: 三星电子株式会社

Inventor： 张牧天 ,  牛迪民 ,  郑宏忠 ,  南喜铉 ,  赵永进 ,  林璇渶

IPC: G06F13/16

Abstract: 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。

公开(公告)号：CN108009119B

公开(公告)日：2023-04-11

申请号：CN201710970437.1

申请日：2017-10-18

Applicant: 三星电子株式会社

Inventor： 牛迪民 ,  李双辰 ,  鲍勃·布伦南 ,  克里希纳·T·马拉丁 ,  郑宏忠

IPC: G06F15/16

Abstract: 公开一种处理器和控制工作流的方法。一种处理器包括：多个存储器单位，所述多个存储器单位中的每个包括多个存储器单元，其中，所述多个存储器单位中的每个可被配置为作为存储器、作为计算单元、或作为混合存储器‑计算单元而操作。

公开(公告)号：CN108694973B

公开(公告)日：2023-03-24

申请号：CN201810256951.3

申请日：2018-03-27

Applicant: 三星电子株式会社

Inventor： 张牧天 ,  牛迪民 ,  郑宏忠

IPC: G11C11/4063 ,  G11C11/00

Abstract: 一种混合存储器包括：多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。