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公开(公告)号：CN115795566A
公开(公告)日：2023-03-14
申请号：CN202210512541.7
申请日：2022-05-11
申请人： 清华大学无锡应用技术研究院
摘要： 本公开提供了一种共享秘密芯片、装置、制备方法及应用方法，其中，共享秘密芯片包括：第一集成电路模块，包括多个第一电子元器件；第二集成电路模块包括多个第二电子元器件；第一电子元器件与第二电子元器件一一对应，对应的第一电子元器件与第二电子元器件相同；多个第一电子元器件构成第一秘密序列，对应的多个第二电子元器件构成第二秘密序列，第一秘密序列与第二秘密序列中对应的第一电子元器件和第二电子元器件的状态不同，形成第一集成电路模块与第二集成电路模块的秘密共享。其中，第一电子元器件和对应的第二电子元器件的状态不同在制备过程中基于两者的工艺偏差实现，使秘密序列无法被重复或读出，且无需进行密钥存储，保证通信安全性。
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公开(公告)号：CN115145541A
公开(公告)日：2022-10-04
申请号：CN202210913322.X
申请日：2022-07-29
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F7/58
摘要： 本发明提出了一种随机数生成电路，应用于电路技术领域，包括：信号产生电路、信号放大电路和信号转换电路，该信号产生电路用于产生具有相位差的一对信号，该信号放大电路用于放大该一对信号的相位差，该信号放大电路为时间放大器，该信号转换电路用于将相位差放大后的该一对信号转换为原始随机数后输出。本发明还提出了一种随机数生成方法、真随机数发生器，通过将信号放大电路用于随机数生成，利用信号放大电路来放大时钟抖动强度，解决了分辨率受限于数字电路标准单元延时极限的问题。
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公开(公告)号：CN112564891B
公开(公告)日：2022-06-21
申请号：CN202011444216.9
申请日：2020-12-11
申请人： 清华大学无锡应用技术研究院
摘要： 本发明涉及序列密码算法技术领域，具体公开了一种基于反馈移位寄存器阵列的序列密码算法计算系统，其中，包括：至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。本发明提供的基于反馈移位寄存器阵列的序列密码算法计算系统能够同时兼顾性能及灵活性。
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公开(公告)号：CN112311698B
公开(公告)日：2021-08-24
申请号：CN202011069961.X
申请日：2020-09-30
申请人： 清华大学无锡应用技术研究院
IPC分类号： H04L12/927 , H04L29/06
摘要： 本发明提供了一种处理网络数据包的方法、装置及存储介质。该方法包括：根据全局优先级编码矩阵与全局匹配向量，从构成分类规则全集的多个分类规则子集中选出第一分类规则子集，其中所述全局优先级编码矩阵中的各个元素分别用于表示所述多个分类规则子集中各个分类规则子集之间的优先级高低关系，所述全局匹配向量中的各个元素分别用于表示所述多个分类规则子集中的各个分类规则子集是否包含与所述网络数据包匹配的分类规则；根据所述网络数据包的包头信息，从所述第一分类规则子集中选出与所述网络数据包匹配的优先级最高的分类规则，以便于根据所述优先级最高的分类规则转发所述网络数据包。本发明能同时实现分类规则的高匹配性能与高更新性能。
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公开(公告)号：CN112559441A
公开(公告)日：2021-03-26
申请号：CN202011453046.0
申请日：2020-12-11
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F15/80
摘要： 本发明涉及通信基带电路技术领域，具体公开了一种数字信号处理器的控制方法，其中，数字信号处理器包括可重构处理器、配置控制器和数据存储器，可重构处理器包括多个处理单元阵列，每个处理器单元阵列均包括多个处理单元，配置控制器包括多个配置存储器单元和多个配置控制器单元，配置存储器单元与配置控制器单元一一对应，数据存储器包括多个共享存储器，控制方法包括：初始化共享存储器和配置存储器单元；启动处理单元阵列的任务调度器；在确定处理单元阵列的任务完成后，关闭计时器打印数据；将经过处理单元阵列处理完成的数据搬运至共享存储器。本发明提供的数字信号处理器的控制方法具有高性能低功耗的优势。
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公开(公告)号：CN108345792B
公开(公告)日：2019-11-12
申请号：CN201711360110.9
申请日：2017-12-15
申请人： 清华大学 , 清华大学无锡应用技术研究院
摘要： 本发明提供了一种处理器输入输出操作的处理方法、处理装置及系统，该处理方法应用于输入输出记录装置。所述输入输出记录装置设置于处理器CPU与外设之间，用于记录所述CPU与所述外设之间的数据读写操作。所述处理方法包括：确定是否有所述CPU发起的读操作响应数据包到达所述输入输出记录装置；当有所述CPU发起的读操作响应数据包到达时，将所述CPU发起的读操作响应数据包及其之前到达所述输入输出记录装置的所述外设发起的数据读写操作的数据包发送至所述CPU。本发明通过控制输入输出记录装置对缓存在其中的数据包的发送时机，能够保证处理器CPU发起的读操作事件与该外设发起的数据读写操作事件不错序，并且可以避免出现死锁问题。
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公开(公告)号：CN110147268A
公开(公告)日：2019-08-20
申请号：CN201910307348.8
申请日：2019-04-16
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F9/46
摘要： 本发明提供了一种处理并发事务的方法、装置、并发控制系统及存储介质。该方法包括：判断并发事务集合的二维有向图是否具有环状结构，其中所述并发事务集合包括一个待提交的事务与至少一个已提交的事务，所述二维有向图的各个节点与所述并发事务集合中的各个事务一一对应，以及所述二维有向图的各个节点之间的有向边用于表示所述并发事务集合中的各个事务之间的可串行化关系；若所述二维有向图具有环状结构，放弃提交所述待提交的事务；若所述二维有向图不具有环状结构，提交所述待提交的事务。本发明实施例能够提高并发系统的性能。
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公开(公告)号：CN108566393B
公开(公告)日：2019-04-12
申请号：CN201810336891.6
申请日：2018-04-13
申请人： 清华大学无锡应用技术研究院
IPC分类号： H04L29/06
摘要： 本发明提供了一种数据加密的方法。该方法包括：从用户系统接收封装待加密数据的数据包；解析数据包，得到数据包的包头信息；根据数据包的包头信息调度可重构电路或专用集成电路对待加密数据进行加密，得到已加密数据；以及向用户系统发送已加密数据。其中，根据数据包的包头信息调度可重构电路或专用集成电路对待加密数据进行加密包括：在数据包的包头信息满足预设条件的情况下，使用可重构电路对待加密数据进行加密；或者在数据包的包头信息不满足预设条件的情况下，使用专用集成电路对待加密数据进行加密。本发明还提供了一种数据加密的装置、系统和介质。本发明实施例能够兼顾加密灵活性与高性能的需要，提升了加密安全性。
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公开(公告)号：CN105760784B
公开(公告)日：2018-11-16
申请号：CN201610097052.4
申请日：2016-02-22
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F21/72
摘要： 本发明公开了一种多元化配置信息压缩方法及装置，其中，该方法包括：对密码算法进行规划并生成密码算法对应的数据流图；根据数据流图的重复特性提取公因子，并确定公因子的公因子冗余度；根据可重构密码处理器硬件特性和公因子冗余度对数据流图进行子图划分；以及根据划分后的子图的结构特征信息和互联特征信息确定配置压缩方式，并通过配置压缩方式对子图所对应的可重构运算单元的配置信息和互联的配置信息进行压缩配置。该方法结合密码算法的计算特征来选择配置信息压缩方式，并基于所选择的配置信息压缩方式对配置信息进行压缩，去除冗余的配置信息，进而可提高可重构密码处理器的执行效率。
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公开(公告)号：CN105224286B
公开(公告)日：2018-09-14
申请号：CN201510587342.2
申请日：2015-09-15
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F9/30
摘要： 本发明公开了一种用于可重构密码处理器的缓存装置，包括：数据加载模块，用于根据配置信息和输入的FIFO数据进入对应的工作模式，以将FIFO数据发送给至少一个数据通道；通道次序记录缓存，用于记录FIFO数据送入每个数据通道的输入次序；输出数据管理模块，用于根据输入次序输出处理模块输出的FIFO数据；中间数据和反馈控制模块，用于根据中间数据进入对应的工作模式，以对需要进一步处理的中间数据进行缓存，以及对阵列配置所需的中间数据进行缓存。根据本发明实施例的缓存装置可以满足密码算法所需的不同类型数据的缓存，提高并行运算能力，很好地满足分组密码算法在可重构密码处理器上的高效实现。
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