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公开(公告)号：CN110690906A
公开(公告)日：2020-01-14
申请号：CN201910939277.3
申请日：2019-09-29
Applicant: 中国科学院微电子研究所
IPC: H03M13/11
Abstract: 本发明公开了一种动态自修正最小和译码方法及基于其的译码器，该方法包括：将信道中消息传送至一迭代函数，该迭代函数中包括变量节点的消息更新、校验节点的消息更新和判决量的更新，其中，变量节点消息初始值为该信道中消息，初始化该迭代函数并设置其最大迭代次数，每次迭代包括：对变量节点增加基于阈值的可靠度判断，并据其进行变量节点的消息处理及更新；对校验节点进行消息处理及更新；根据变量节点消息和校验节点消息计算判决量；根据判决量并结合最大迭代次数完成迭代，得到译码结果。本发明提供的该动态自修正最小和译码方法及基于其的译码器，在一定程度上提高了译码算法的性能，加快了译码算法的收敛性，同时也提高了系统的灵活性。
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公开(公告)号：CN110504975A
公开(公告)日：2019-11-26
申请号：CN201910939276.9
申请日：2019-09-29
Applicant: 中国科学院微电子研究所
IPC: H03M13/09
Abstract: 本发明公开了一种CRC并行编解码方法及基于其的编解码器，主要方法包括：将待编/解码数据依次输入至编/解码器，且该编/解码数据均通过并行输入的方式输入至编/解码器；在编/解码器中，该编/解码数据结合一CRC的生成多项式进行矩阵运算，得到该编/解码数据的编/解码结果。本发明提供的该CRC并行编解码方法及基于其的编解码器，利用公式递推法，将每个时钟的并行输入数据进行运算，通过运用最大时间差流水线技术，实现快速编解码；矩阵运算通过异或电路来实现，补齐每一条数据路径的延迟，得到最小的延迟时间差，使用流水线技术，实现快速的编解码运算。
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公开(公告)号：CN111597770B
公开(公告)日：2025-05-09
申请号：CN202010428020.4
申请日：2020-05-19
Applicant: 中国科学院微电子研究所
IPC: G06F30/398
Abstract: 一种查找数据最高有效比特位的电路装置，包括N级数据选择器，用于根据选择信号确定出数据位宽的低位部分是否向后续的电路中进行传输；N级或门，用于对每一部分数据位宽的高位部分进行位或运算。本发明还公开了一种查找数据最高有效比特位的方法，本发明应用在数据最高有效位检测时，电路结构简单，复杂度低，使用的逻辑门电路较少，能有效减小电路在芯片实现时占用的面积，降低生产成本；本发明可大幅度减小信号传输的延时，加快电路的时钟频率，提高系统的工作效率。
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公开(公告)号：CN116432596A
公开(公告)日：2023-07-14
申请号：CN202310423025.1
申请日：2023-04-19
Applicant: 中国科学院微电子研究所
IPC: G06F30/398 , G06F115/12
Abstract: 本申请公开了一种芯片形貌预测方法、装置、设备及存储介质，首先利用预先配置的形貌预测模型，对待预测芯片的版图参数进行处理，得到所述待预测芯片的形貌参数，而后根据所述待预测芯片的形貌参数，确定所述待预测芯片的形貌信息。由于在相同的CMP工艺参数下，所述测试版图的化学机械抛光效果和所述待预测芯片的化学机械抛光效果一致，因此，利用所述测试版图的版图参数和所述测试版图的形貌参数，可以配置出能够表征所述待预测芯片的版图参数和对应的形貌参数之间映射关系的形貌预测模型，利用所述形貌预测模型可以确定出所述待预测芯片的化学机械抛光处理之后的形貌参数，从而实现预测化学机械抛光处理之后的芯片形貌的任务。
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Patent Agency Ranking
公开(公告)号：CN112926282A
公开(公告)日：2021-06-08
申请号：CN202110321393.6
申请日：2021-03-25
Applicant: 中国科学院微电子研究所
IPC: G06F30/392 , G06F9/50
Abstract: 本申请实施例提供了一种电子设计自动化EDA仿真方法及装置，通过首先将目标版图的多个网格分配给多个节点，每个节点再将网格分配给多个线程进行处理，向每个线程分配初始分配网格，使得每个线程都处在工作中，在至少一个线程处理完毕初始分配网格之后，继续为至少一个线程继续分配去除初始分配网格后的剩余的网格，使得每个线程一直保持在工作中，直到网格处理完毕，相较于在一开始为每个线程分配固定的网格进行处理，本申请实施例提供的动态分配网格的方案，能够整体提升EDA工具仿真的速度，降低整体仿真的时间。
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公开(公告)号：CN112883681A
公开(公告)日：2021-06-01
申请号：CN202110319529.X
申请日：2021-03-25
Applicant: 中国科学院微电子研究所
IPC: G06F30/392
Abstract: 本申请实施例提供了一种电子设计自动化EDA仿真方法及装置，通过根据第一图形的顶点数量与每个线程的运算速度为每个线程分配初始分配网格，其中，初始分配网格的数目与目标版图中包括的第一图形的顶点数量有关，即本申请实施例是根据目标版图中包括的图形特征进行确定为每个线程分配的初始网格数目，相较于现有技术中不考虑目标版图的图形特征，为每个线程处理所有图形特征不同的目标版图时，都分配固定数量网格的方案而言，根据不同版图的图形特征为每个线程分配与其运算速度相匹配的网格个数，能够整体提升EDA工具仿真的速度，降低整体仿真的时间。
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公开(公告)号：CN111597770A
公开(公告)日：2020-08-28
申请号：CN202010428020.4
申请日：2020-05-19
Applicant: 中国科学院微电子研究所
IPC: G06F30/398
Abstract: 一种查找数据最高有效比特位的电路装置，包括N级数据选择器，用于根据选择信号确定出数据位宽的低位部分是否向后续的电路中进行传输；N级或门，用于对每一部分数据位宽的高位部分进行位或运算。本发明还公开了一种查找数据最高有效比特位的方法，本发明应用在数据最高有效位检测时，电路结构简单，复杂度低，使用的逻辑门电路较少，能有效减小电路在芯片实现时占用的面积，降低生产成本；本发明可大幅度减小信号传输的延时，加快电路的时钟频率，提高系统的工作效率。
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公开(公告)号：CN111510161A
公开(公告)日：2020-08-07
申请号：CN202010410511.6
申请日：2020-05-14
Applicant: 中国科学院微电子研究所
Abstract: 本公开提供了一种LDPC码与CRC结合的并行校验译码方法及装置，其LDPC码与CRC结合的并行校验译码方法包括：步骤1，在LDPC码迭代译码的迭代过程中，将CRC检测和H矩阵校验并行计算；步骤2，判断是否同时满足CRC检测和H矩阵校验；步骤3，如果同时满足CRC检测和H矩阵校验，则完成译码。本公开在不改变译码系统可靠性的前提下，能够降低译码时延，提高译码效率。
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公开(公告)号：CN111464190B
公开(公告)日：2023-01-13
申请号：CN202010410388.8
申请日：2020-05-14
Applicant: 中国科学院微电子研究所(CN)
Abstract: 本公开提供了LDPC码与CRC结合的交换校验译码方法及装置，其方法包括：步骤1，采用LDPC码迭代译码的迭代过程中，通过CRC判断是否步骤2，如果则CRC检测通过，再通过H矩阵校验判断是否步骤3，如果则完成译码。本公开在不改变译码系统可靠性的前提下，能够降低译码器的计算复杂度并提高译码效率。
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