-
公开(公告)号：CN113296957A
公开(公告)日：2021-08-24
申请号：CN202110676326.6
申请日：2021-06-18
Applicant: 中国科学院计算技术研究所
IPC: G06F9/50
Abstract: 本发明实施例提供了一种用于动态分配片上网络带宽的方法及装置，该方法获取用户自定义配置的配置文件；根据配置文件将片上网络带宽划分为多个不同优先级的子带宽以及对片上网络上传输的任务进行优先级划分；为各优先级的子带宽分别维护与之对应的任务队列，将相应优先级的任务预分配到与之相同优先级的任务队列；基于轮询机制在每个时间片查询各个任务队列中的可用时间片以及判断相应任务的实时性需求能否满足，若不能满足，则根据所述可用时间片对任务队列中的任务进行重组以跨优先级利用子带宽，本发明可以在片上网络中充分利用带宽，更好地满足片上网络带宽中复杂的任务传输需求。
-
公开(公告)号：CN113193919A
公开(公告)日：2021-07-30
申请号：CN202110430311.1
申请日：2021-04-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种光电转换装置、计算机主板及计算机主机。光电转换装置包括：基板、光收发芯片及电芯片；光收发芯片和电芯片设置并连接于基板，光收发芯片与光纤连接，光收发芯片和电芯片通过基板相连接。将光电转换装置设置于计算机主板上以在计算机主板上直接出光纤接口，从而实现与外部环境直接的光连接。
-
公开(公告)号：CN113127404A
公开(公告)日：2021-07-16
申请号：CN202110430491.3
申请日：2021-04-21
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173 , G06F15/177
Abstract: 本发明提供了一种对CPU互连系统的网络拓扑结构进行重构的方法，包括：获取当前CPU互连系统的全局流量信息及其占比；以及基于当前CPU互连系统的全局流量信息及其占比，动态地调整光交叉互连开关与所述多个CPU节点的输入输出端口的连接关系，其中，CPU互连系统包括多个CPU节点，每个CPU节点包括至少一组光输入输出端口；以及光交叉互连开关，用于动态可配置地连接至少部分的多个CPU节点的输入输出端口以形成环形互连网络拓扑结构。通过本发明中的重构方法，可以较低的成本和较高的集成度实现可重构环形拓扑网络，提升网络效率。
-
公开(公告)号：CN110008436B
公开(公告)日：2021-03-26
申请号：CN201910171401.6
申请日：2019-03-07
Applicant: 中国科学院计算技术研究所
IPC: G06F17/14
Abstract: 本发明涉及一种基于数据流架构的快速傅里叶变换方法、系统和存储介质，包括：从X个源操作数中按照码位倒置顺序载入2(log2X‑log2Y)个源操作数和旋转因子，Y为处理单元数，以在处理单元本地完成log2X‑log2Y层蝶形运算，得到运算结果；设运算层数Q＝1；将Y个处理单元标号分别对应1至Y，保存各处理单元与标号的对应关系构成序列表，序列表中有标识位，初始化所有处理单元标识位都为true；在序列表中选择标号最小且标识位为true的处理单元PEi，将其与编号为i+2Q‑1的处理单元构成交换对，并将交换对中两个PE的标志位更改为false；直到所有处理单元标识位均为false，各交换对包括的处理单元间交换运算结果以完成一层蝶形运算，Q自加1；直到Q为log2X时输出运算结果。
-
公开(公告)号：CN112183744A
公开(公告)日：2021-01-05
申请号：CN202011022302.0
申请日：2020-09-25
Applicant: 中国科学院计算技术研究所
Abstract: 一种神经网络剪枝装置，包括：存储模块、预处理模块、执行模块以及运算结果缓冲模块；存储模块，用于存储神经网络的权重矩阵和特征矩阵并且为预处理模块提供权重矩阵中的权值与特征矩阵中的特征值的操作数；预处理模块，用于计算存储模块提供的操作数的前导0的个数和，并且当前导0的个数和大于等于一精度阈值时，操作数不送入执行模块，直接得到一近似结果并将近似结果写回运算结果缓冲模块，否则，将操作数送入执行模块进行运算；执行模块，用于对预处理模块送入的操作数进行运算，并将一运算结果写回运算结果缓冲模块；运算结果缓冲模块，用于存储近似结果和运算结果。
-
Patent Agency Ranking
公开(公告)号：CN112116094A
公开(公告)日：2020-12-22
申请号：CN202010875646.X
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
Abstract: 提供一种超导流水线电路，至少包括：第一可清零寄存器组、第一逻辑组合电路、第二可清零寄存器组以及第二逻辑组合电路，其中第一和第二可清零寄存器组用于在使能信号的控制下接收数据输入，并在第一时钟的控制下，将接收的输入数据进行输出；第一逻辑组合电路接收第一可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后输出至第二可清零寄存器组；第二逻辑组合电路接收第二可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后进行输出；其中，第二逻辑组合电路还用于生成内部清零信号以及阻塞信号；阻塞信号用于控制使能信号的有效和无效，以及内部清零信号用于控制第一和第二可清零寄存器组清零。
-
公开(公告)号：CN111950216A
公开(公告)日：2020-11-17
申请号：CN202010709748.4
申请日：2020-07-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成面向超导RSFQ电路的多扇出信号的方法，其中N是扇出信号的数量，N个扇出信号的每一个与从信号源点到信号端点所经过的由SPL构成的分支路径相对应，所述由SPL构成的分支路径构成SPL树，该方法包括：根据N计算最少的SPL的数量Y；根据最少的SPL的数量Y选择不同的树结构；根据树结构确定多扇出信号的由SPL构成的分支路径；其中最少的SPL的数量Y根据以下公式计算： 以及，所述SPL中，至多有一个SPL2，其余均为SPL3。
-
公开(公告)号：CN111459856A
公开(公告)日：2020-07-28
申请号：CN202010200676.0
申请日：2020-03-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种数据传输装置，包括：控制逻辑，其用于根据配置信息产生相应的控制信号以控制其他模块的动作；其中，存储体接口逻辑用于从存储体中读取数据或向存储体写入数据；第一选择逻辑用于选择与正向传输模式对应的数据传输路径或与反向传输模式对应的数据接收路径；数据对齐逻辑用于对传输的数据进行对齐操作；重组模块用于对传输的数据进行重组操作以将存储体中读出的数据块拆分成数据分量的形式并重组成新的数据块后传递给片上存储结构进行处理，或将片上存储结构处理后的数据块拆分成数据分量形式并重组成数据块写入存储体；第二选择逻辑用于选择与正向传输模式对应的数据接收路径或与反向传输模式对应的数据传输路径；数据路由逻辑用于确定数据传输的目的地址。
-
公开(公告)号：CN111008133A
公开(公告)日：2020-04-14
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
-
公开(公告)号：CN110211618A
公开(公告)日：2019-09-06
申请号：CN201910505407.2
申请日：2019-06-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于区块链的处理装置及方法，该装置包括：阻变存储器，其包括用于存储待处理的随机数的多个存储单元，以及用于读出或者写入数据位的字线和位线；字线控制逻辑，用于控制阻变存储器中字线的选通；位线控制逻辑，用于控制阻变存储器中位线的选通；数据获取单元，其连接到所述阻变存储器并用于从阻变存储器中接收所选通的字线上的随机数的一个或者多个数据位的输出，获得由所述字线选通的随机数的数据位的叠加值；计算及控制单元，被配置为根据数据获取单元生成的随机数数据位的叠加值进行随机数的筛选，获得随机数有效组。本发明可以减少CPU处理的数据的范围和数据量、对访存带宽的需求、计算负载、功耗，提高区块链应用处理能力。
-
-
-
-
-
-
-
-
-
Search Results
208
records
(took 0.041 seconds)
